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Forum: FPGA, VHDL & Co. Modelsim Fehlermeldung


Autor: AI Za (matrix1)
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Hallo,

hab ein kleines Problem, hab ein vhdl code und wenn ich kompilieren
will, kommt diese Fehlermeldung:

** Error: (vsim-13) Recompile work.o_dib_top because ieee.std_logic_1164
has changed.
# ** Error: (vsim-13) Recompile work.o_dib_top(arch_o_dib_top) because
ieee.std_logic_1164 has changed.
# Load interrupted
# Error loading design

kann mir da eine weiterhelfen, wie ich das Problem weg kriege. Danke für
euere Hilfe.

MfG
Ali

Autor: Christian R. (supachris)
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Die Quellen, die er anmeckert müssen neu kompiliert werden. Sind 
wahrscheinlich in dem, was du kompiliert hast, instanziiert. Sind die 
nicht in der Projekt-Liste drin?

Autor: AI Za (matrix1)
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Hallo,
ich habe modelsim nochmal neu installiert aber der fehler ist immer noch 
da was kann ich denn noch machen.

In der Projektliste sind die schon drin, aber keine ahnung warum es 
nicht geht,hast du vielleicht ne andere idee.Danke.

MfG
Ali

Autor: Bernd (Gast)
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du hast doch bestimmt eine .do-Datei, welche den Compile-Vorgang 
steuert, oder?

Poste die doch mal, vielleicht kann dann jemand weiterhelfen. Die 
komplette Compile-Ausgabe könnte auch helfen.

Der Vorposter vor mir meinte doch, dass evtl. ein Modul nicht compiliert 
wird... warum du deswegen gleich Modelsim neu installierst ist mir nicht 
so ganz klar ;-)

Autor: Christian R. (supachris)
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Haben die beiden Dateien, die der anmeckert, denn einen grünen Haken 
dran in der Projekt-Liste? Was auch immer mal hilft, die 
Unterverzeichnisse im Modelsim Work Verzeichnis zu leeren. Also da wo 
die _primary.dat usw. drin sind. Das Verzeichnis an sich aber lassen. 
Und dann nochmal kompilieren.

Autor: Bernd (Gast)
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ich habe typischerweise in meinem .do-File sogar Befehle zum Löschen und 
Neuanlegen des .work-Verzeichnisses...
(hab die Befehle aber leider gerade nicht im Kopf)

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