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Forum: FPGA, VHDL & Co. simple testbench und fehler


Autor: Thomas Krug (dlt)
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Hallo!
ich komm einfach nicht drauf was da falsch sein soll
kann mir bitte jemand kurz drüberschauen, DANKE!

beim compilieren von der testbench kommt seit stunden folgende meldung:

Error: CSVHDL0002: tb.vhd: (line 24): syntax error, unexpected PORT, 
expecting '''
das ist die zeile mit dem port mapping vom decoder

----------------TESTBENCH:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.All;
use work.all;
--testbench
entity testbench is
end;

ARCHITECTURE blockschaltung OF testbench IS

 COMPONENT stimulus
 PORT (A: OUT STD_LOGIC);
 END COMPONENT;
  COMPONENT decoder
  PORT (A: in  STD_LOGIC;
              O: out STD_LOGIC);
  END COMPONENT;
 SIGNAL A_TOP: STD_LOGIC;
 SIGNAL O_TOP: STD_LOGIC;
BEGIN
b1: stimulus
    PORT MAP (A=>A_TOP);

c1: decodertable
    PORT MAP (A=>A_top,O=>O_TOP);

END blockschaltung;



-------------------stimulus:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.All;
--stimulus:
entity stimulus is
  PORT(a  :out STD_LOGIC);
end stimulus;

architecture behav of stimulus is
 SIGNAL a_s:STD_LOGIC:='0';
 BEGIN
   p1:process
   begin
  a_s<='0';wait for 10 ns;
  a_s<='1';wait for 10 ns;
  end process p1;
  a<=a_s;
 END behav;



------------------dut:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.All;
--1_aus_10_decoder:
ENTITY decodertable IS
 PORT(a  : in STD_LOGIC;
   o  : out STD_LOGIC;
END decodertable;

ARCHITECTURE behavi OF decodertable IS
begin
o<="1" when (a='0')else
"0";
END behavi;

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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ENTITY decodertable IS

COMPONENT decoder

c1: decodertable

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Autor: Thomas Krug (dlt)
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