Hallo, folgendes Problem: Ich habe ein Xilinx (10.1) Projekt, bestehend aus 2 vhd modules (nennen wir sie "VHDL1" und "VHDL2"), die untereinander über einige Signale kommunizieren. Eines dieser Signale (nennen wir es "S1") verursacht jedoch folgende Fehlermeldung: "Different types for port <S1> on entity and component for <VHDL1>" Das Signal S1 ist in beiden vhd modules folgendermaßen deklariert: S1: inout integer; --> Ich vermute er hat ein Problem damit, dass ich integer als Signal verwende. Ist das das Problem? Wenn ja, wie kann ich es beheben? Gibt es effiziente Vorschläge? (Kann man vllt casten? Denn es wäre extrem aufwendig wenn ich das integer ändern müsste). Vielen Dank im Voraus für eure Hilfe!
> Ich vermute er hat ein Problem damit, dass ich integer als Signal > verwende. Nein, damit liegst du falsch. Zeig doch mal deinen Code... > S1: inout integer; Wozu der inout? Das kann dir gewaltig in die Suppe spucken... Wie sollen denn da Konflikte aufgelöst werden? > Denn es wäre extrem aufwendig wenn ich das integer ändern müsste. Das glaube ich dir nicht... :-/
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