Vref an mehreren Bänken: selbe oder gleiche?

[BimmyandJimmy (Gast)]

Hi!
Ich habe mir für einen Spartan 3A im FTG256 Gehäuse vom MIG ein UCF 
generieren lassen, um einen DDR-RAM (16 Bit Datenbus) anzuschließen.
Dafür benötige ich zwei Bänke des FPGA. Jetzt bin ich mir nicht
sicher, ob ich für Vref einen einzigen Spannungsteiler (zwei 1% 
1k||100n) für alle Vref Eingänge (immerhin 5 pro Bank) verwenden muß,
diesen buffern sollte oder einen Teiler pro Bank vorsehen darf (was mir 
logischer erscheint).


Was sind eure Erfahrungen?

Vielen Dank
   BimmyandJimmy

[Duke Scarring (Gast)]

Hast Du mal in den Schaltplan eines Eval-Boards geschaut, wie es dort 
gemacht wird?

Duke

[BimmyandJimmy (Gast)]

Hi Duke!
Ja, ich hab die Pläne des Spartan 3A Starterkits & auch von Milkymist 
(Spartan 6) angeschaut, da ist allerdings ein 484 beiniger BGA drauf und
das RAM-Interface paßt daher in eine Bank.
Außerdem hab ich ein Board von DLP angeschaut, das einen identischen
FPGA mit gleichem Footprint verwendet, allerdings einen RAM
mit nur 8 Bit Breite hat und dessen Interface daher auch wieder in eine 
Bank paßt.

Viele Grüße
   BimmyandJimmy

[Duke Scarring (Gast)]

Hmm. Nagut.

Vom Gefühl her würde ich die VREFs von beiden Bänken miteinander 
verbinden.
(Kann man das nicht auch irgendwie intern machen? Beim Virtex 4 gab es 
da irgendeine Konfiguration m.E., irgwendwas mit DCI, ist schon zu lange 
her...)

Duke