Hallo :) ich versteh noch nicht so richtig den Unterschied zwischen clock enable und einem Frequenzteiler. Machen die im Endeffekt nicht das gleiche? Kann das mal bitte jemand für einen totalen Laien erklären, bitte? Vielen dank schonmal im voraus :) gruß Cutty
Cutty schrieb: > Unterschied zwischen clock enable > und einem Frequenzteiler. Machen die im Endeffekt nicht das gleiche? > Kann das mal bitte jemand für einen totalen Laien erklären, bitte? Es wäre sinnvoll, dass Du den Kontext zitierst. Die Frage klingt so erstmal sinnlos. Unter "Clock Enable" versteht man im allgemeinen ein "Signal", physikalisch eine Spannung führende oder nicht Spannung führende Verbindung zu einem "Gatter", einer logischen Verknüpfung, gewöhnlich ein Und-Gatter, dessen zweiter Eingang mit einem Taktsignal verbunden ist. (Varianten, die eine Synchronisation erzwingen gibt es auch). Logisch betrachtet macht es einen Takt "gültig", sorgt dafür das ein Takt wirksam wird in dem er z.B. einen Zähler betätigt. Unter einem Frequenzteiler (auch als Zähler zu betrachten) hingegen, versteht man eine funktionale Einheit, die ein Taktsignal bekommt und einen Bruchteil davon an seinem Ausgang bereitstellt. Das eine ist also die Bezeichnung einer Interpretation eines physikalischen Zustandes, das andere eine Funktionseinheit. Sie können also per se nicht das Gleiche sein. Sie können auch nicht das selbe tun, denn ein "Clock Signal" "tut" nichts.
> Machen die im Endeffekt nicht das gleiche? Sie können u.U. das selbe erreichen... > Machen die im Endeffekt nicht das gleiche? In welchem Bezug? In einem FPGA? Falls ja, dann nein. Sieh dir mal ein Flipflop eines FPGAs an. Bei so einem Ding gibt es genau 1 Takteingang und 1 Enable-Eingang.
1 | ________ |
2 | | | |
3 | --| D Q |-- |
4 | | | |
5 | --|> C | |
6 | | | |
7 | --| E | |
8 | |________| |
Schon aus diesem Grund müssen diese beiden Dinge (Clock und Clock-Enable) ganz was anderes sein, denn sonst hätten sich die Entwickler das eine oder andere einsparen können... Kurz und gut: in einem FPGA sind im Idealfall alle FFs an den selben Takt angeschlossen. Ob ein FF die Daten an seinem Eingang übernimmt, bestimmt dann der Enable-Eingang.
Hallo :) danke schonmal für die antworten...ist mir jetzt schon n bissl klarer... ich bin deshalb verwirrt, weil in den regeln für die vhdl-beschreibungen steht, dass man keine takte teilen soll, sondern statt dessen clock enables verwenden soll. in einem beispiel ist ein clock enable verwendet: http://www.lothar-miller.de/s9y/archives/61-Lauflicht.html aber wird da nicht auch nur der clock runtergeteilt (clockdivider)? gruß cutty
> aber wird da nicht auch nur der clock runtergeteilt (clockdivider)?
Nein, da wird ja in jedem Modul der selbe Takt verwendet. Also wird
überall der ungeteilte Takt verwendet. Es wird im Taktteiler z.B. alle
50 Mio Zählschritte dann für genau 1 Taktzyklus ein Clock-Enable
gesetzt, der dann dazu führt, dass das Lauflicht dort um eine Stufe
wieterzählt.
Ein geteilter Takt hat ja üblicherweise auch wieder ein Tastverhältnis
von 1:1. Das Clock-Enable hat (bei 50MHz Taktfrequenz und 1 s
Enable-Frequenz) ein Tastverhältnis von 49999999:1
Hier mal für einen Teiler durch 8 dargestellt:1 | geteilter Takt |
2 | _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ |
3 | CLK _| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| | |
4 | _______________ _______________ __ |
5 | CLK/8 _| |_______________| |_______________| |
6 | |
7 | |
8 | Clock-Enable |
9 | _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ |
10 | CLK _| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| |_| | |
11 | ___ ___ __ |
12 | CE _| |___________________________| |___________________________| |
Hintergrund ist bei FPGAs auch, dass man einen durch FlipFlops geteilten Takt nicht oder nur mit bestimmten Einschränkungen wieder auf die globalen CLK Leitungen innerhalb des FPGA bekommt. Bei einem DCM ist das was anderes, dessen Ausgänge lassen sich direkt wieder in das CLK Netzwerk einspeisen.
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