Hallo, wir versuchen gerade, unsere VHDL projekte im FPGA irgendwie identifizierbar zu machen, und die einfachste Idee, um verschiedene Versionen zu unterscheiden scheint uns, den Zeitpunkt des Builds irgendwie im FPGA abzulegen. Nun such ich krampfhaft nach einer Moeglichkeit, wie ich Quartus beibiegen kann die Uhrzeit automatisch auszulesen und irgendwie in den Fit einzubinden. Hat das schon mal jemand hinbekommen? vielen Dank schonmal fuer Antworten/Hilfe. MfG, Matthias
Kannst Du Quartus ein pre-build Script mitgeben? Dort könntest Du per TCL, Python, Perl, Bash oder whatever den Datumsstring o.ä. im Quelltext ändern. Duke
Bereits geloest. Bisschen gefrickel mittels TCL script, aber geht sehr gut.
Hi Matthias, könntest du deine Lösung mal posten ?
Die fertige loesung nicht, da Firmen-Datei. Aber ich kann eben den Altera Link durchgeben: http://www.altera.com/support/examples/tcl/tcl-version-number.html Ich hab nun das Datum und die SVN nummer drin. Funktioniert toll.
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