PLL bei Altera FPGA

[omnomnom (Gast)]

Hallo,

wie ist denn das bei einem Stratix III FPGA mit der PLL.
kann die auf beliebige Ausgänge geschaltet werden oder sind dafür die 
CLCKOUT_p CLCKOUT_n gedacht?
Die Pll will ich nutzen um einen AD-Wandler zu betreiben, allerdings 
habe ich auch gelesen, dass es wegen dem Jitter mit einem FlipFlop 
besser ist?
Meine CLK hat 50MHz, der AD-Wandler will 60MHz aber ich denke 50 reichen 
auch aus?

[Kest (Gast)]

Wieso heißen die Pins wohl CLCKOUT_p/n? Ist doch logisch -- für 
PLL-Ausgänge!

Grüße,
Kest

[omnomnom (Gast)]

danke, hatte ich mir ja gedacht, war nur nicht sicher ob da die 
quarz-clock direkt rauskommt oder ob die für die pll sind

[Kest (Gast)]

Nachtrag:
Sorry, ich habe übersehen, dass Du nur 50/60 MHz hast.

Deine 50-60 MHz kannst Du auch an jedem x-belibigen Pin ausgeben. Die 
Software wird schon dafür sorgen, dass die Ausgänge der PLL dahin 
verlegt werden. Aber Du bekommst dann eine Warnung vom Quartus. Über die 
CLKOUT ist aber auf jeden Fall besser.

Grüße,
Kest