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Forum: FPGA, VHDL & Co. code to graphics tools


Autor: Andi Z. (duderino65)
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hallo,

kennt jemand freie tools zur darstellung von vhdl code als bild?
damit meine ich nicht die von den synthesetools bereitgestellten 
funktionen. ich arbeite mit lattice ispLever und kann meine architektur 
in symplify anschauen. das sind allerdings immer nur die modulansichten. 
ausserdem ist die darstellung nicht zufriedenstellend.
bei meinem aldec simulator habe ich die funktion "code2graphics" 
gefunden. hier brauche ich allerdings ne lizens. das muss jetzt aber 
nicht sein.

ich möchte darauf hinaus, eine graphik zu erstellen in der ich alle 
module sowie untermodule auf einen blick sehe. gibt es freie tools mit 
denen ich sowas machen kann?

mfg

Andi

Autor: Harald Flügel (hfl)
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Hallo Andi,

ich habe sowas auch schonmal gesucht, sowohl für Verilog als auch für 
VHDL. Alle Lösungen haben mich allerdings nicht überzeugen können. Ein 
Skript oder Programm kann halt doch nicht riechen, was sich ein 
Entwickler gedacht hat. Das sieht man den von den Synthesetools 
erzeugten Schematics üblicherweise auch an.

Am Ende hab ich's dann anders herum gemacht: Ein bzw. mehrere 
Blockschaltbilder zeichnen und daraus die Verdrahtungsmodule des 
FPGA-Designs, in dem Fall die obersten zwei Ebenen, generieren lassen. 
In der Firma hatten wir glücklicherweise eine Schaltplan-Software, die 
das konnte. War ganz nett: Vom top-level aus in ein Modul eintauchen, 
nächste Ebene sehen, eintauchen, und wenn man "unten" angekommen war, 
ging der Editor mit dem Quellcode auf. Aber ok, war auch teure Software 
(Mentor Expedition).

Grüße,
Harald

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