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Forum: FPGA, VHDL & Co. Port in VHDL ansprechen


Autor: Hartmut D. (Gast)
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Hallo.

Kann mit jemand erklären wie man in ispLEVER Classic mit VHDL denn die 
PINs anspricht ? Ich will von Abel umsteigen und da war das völlig 
einfach. Nun versteh ich aber nicht, wie man in VHDL die physikalischen 
pins anspricht. In Abel ging das einfach mit ner zuweisung "CLK pin 89;" 
und schon konnt man über "CLK =" den Signalzustand setzen. Wie mach ich 
sowas einfaches in VHDL ?

Grüße

Autor: Mathi (Gast)
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In der Architecture Du verwendest einfach die Port-Namen, die Du in der 
Entity festgelegt hast.
Das Umsetzen dieser Namen auf einen Pin geschieht nicht direkt in VHDL. 
Die musst Du in der Constraints-Datei festlegen. Bei Lattice müssten 
sich diese Festlegungen in einer .lpf Datei finden.
Man kann das auch aus der GUI machen. Mit Hilfe des Design Planners oder 
so ähnlich. Ist schon ne Weile her das ich die Lattice-Tools verwendet 
habe...

Autor: SuperWilly (Gast)
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>Bei Lattice müssten sich diese Festlegungen in einer .lpf Datei finden.

Nicht bei ispLever-Classic. Hier beinhalten die lci/lct-Dateien 
relevante
Locate/Pinning Constraints.

VG,
SuperWilly

Autor: Hartmut D. (Gast)
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Das nenn ich mal ne Gute hilfe :) Danke!

Eins noch: Gibts in der Entwicklungsumgebung kein "Designer" mit dem man 
die PIN assignment bequem machen kann. Ich hab nix gefunden...acuh nach 
stundenlanger Suche...kann doch nicht sein dass man das per hand in den 
Dateien machen muss !?

Autor: SuperWilly (Gast)
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Wenn du den Baustein markierst, dann siehst auf der rechten Seite den
CONSTRAINT EDITOR, quasi nicht zu übersehen ;-)

VG,
SuperWilly

Autor: Stefan Wimmer (wswbln)
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...es geht bei Lattice auch im VHDL-File:

Nach der Definition der Ports schreibt man

attribute loc :  string;
attribute loc of p_OSC_CLK  : signal is "M9";
attribute loc of p_RxCLK  : signal is "A9";
attribute loc of p_RxDV  : signal is "J16";
attribute loc of p_RxER  : signal is "J15";
attribute loc of p_RxD  : signal is "B12,A12,A13,B13";

...etc.

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