Anzahl bits für ein integer range 0 to N herausfinden

[Till (Gast)]

Hallo Leute, ich suche eine Möglichkeit die Anzahl der verwendeten Bits 
für diesen Datentyp herauszufinden:

subtype meinTyp is integer range 0 to N-1;

N ist hierbei ein Design-Parameter, steht also zu Beginn fest, aber soll 
bei Änderung keine weiteren Änderungen sonstwo im Code nach sich ziehen.

An anderer Stelle möchte ich alle Bits einer Variable von obigem Typ von 
links nach rechts durchlaufen. Dafür möchte ich das ganze in einen 
Vector umformen:

mybitvector := to_unsigned(myinteger, myinteger'length);

was so natürlich nicht geht - 'length gibt es nicht für meinen Typ.

helfen könnte 'high - aber dann muss ich irgendwie den dualen 
Logarithmus bestimmen - und da wüsste ich auch wieder nicht wie das 
geht. Da das aber vor der Synthese geschehen kann, muss es doch einen 
Weg geben?!

[D. I. (Gast)]

http://www.lothar-miller.de/s9y/archives/72-Breite-eines-Vektors-berechnen-log2.html

[Duke Scarring (Gast)]

Oder da:

http://tams-www.informatik.uni-hamburg.de/vhdl/doc/faq/FAQ1.html#4.10

[Matthias G. (mgottke)]

Kleiner Auszug aus einem meiner Designs:

generic
(   max_range : positive );
...

   constant BIT_SIZE : natural := integer(ceil(log2(real(max_range) + 0.5)));

[Till (Gast)]

Mh, danke für diese Lösungen.

Irgendwie sehe ich aber nicht ganz ein, warum das so umständlich sein 
muss. Eine synthetisierbare log2-Funktion ist schon gar nicht nötig...

Eigentlich könnte schon bevor überhaupt ein Synthesetool gestartet wird 
der richtige Wert bestimmt werden. Das würde die ganze Synthese 
beschleunigen und nebenbei für viel mehr Übersichtlichkeit sorgen... Ich 
"löse" das jetzt mal so, dass ich einfach die zugehörige Breite zusammen 
mit dem Design Parameter explizit angebe.

constant N     : integer := 64;            -- design parameter
constant Nbits : integer := 6;             -- ceil(log2(N))

subtype meinTyp is integer range 0 to N-1; -- bitwidth of Nbits used

Oder gibt es einen Grund, warum "meinTyp" auf einen Vector anderer 
Breite abgebildet werden könnte? Signed oder Unsigned ergibt sich ja aus 
der range... wenn das nicht klappt könnte man auch natural verwenden, 
glaube aber nicht, dass das einen Unterschied macht (oder?).

[Annexe (Gast)]

Das Log2 wird ja nicht synthetisiert, sondern davor wie du es in deinem 
Beispiel manuell gemacht hast, eine weitere Konstante automatisch 
berechnet.

[Till (Gast)]

Ok, das heißt also, dass ich zwar eine synthetisierbare Funktion 
aufrufe, diese aber nur verwendet wird um eine weitere Konstante zu 
bestimmen?

Ist das nicht trotzdem total ineffizient, weil erst mal die 
selbstdefinierte Funktion interpretiert werden muss? Eine in der Sprache 
VHDL verankerte Funktion für log2 wäre halt deutlich besser (und eben 
auch eindeutiger sowie weniger fehleranfällig als wenn ich das selbst 
schreibe).

Wenn das schon nicht in VHDL verankert ist, was mir aber grade bei log2 
total unüberlegt erscheint, dann sollte es zumindest Tricks seitens der 
IDE geben... ich verwende hier Xilinx ISE 12.2 (das Ganze wird später 
für einen FPGA synthetisiert).

Hier habe ich auch grade festgestellt, dass wenn ich eine Testbench für 
eine Entity mit einem Port vom Typ "integer range 0 to N-1" erstellen 
lasse (wobei N=64), korret erkannt wird, dass hierzu dann ein 
std_logic_vector (5 downto 0) passt. Warum kann das nicht immer 
automatisch gehn (am Besten über eine Methode ala 'length für integer 
range ...)? VHDL ist doch doof! :D

Aber danke für eure Hilfe, hat sich erledigt denke ich.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Ok, das heißt also, dass ich zwar eine synthetisierbare Funktion
> aufrufe, diese aber nur verwendet wird um eine weitere Konstante zu
> bestimmen?
Ich möchte sehr stark bezweifeln, dass du die log2() Funktion 
tatsächlich synthetisiert bekommst...

> Ist das nicht trotzdem total ineffizient, weil erst mal die
> selbstdefinierte Funktion interpretiert werden muss?
Das passiert ja nur 1 mal auf dem Syntheserechner.

> Eine in der Sprache VHDL verankerte Funktion für log2 wäre halt
> deutlich besser
Was bringt dich auf diesen Gedanken? Es sind die Basisoperatoren in VHDL 
definiert. Und es ist nachgewiesen, dass mit diesen Basisoperatoren alle 
nötigen Berechnungen angestellt werden können.
In C mußt du Libraries einbinden, um bestimmte naheliegende Funktionen 
aufrufen zu können. Und genau das passiert hier auch:

USE ieee.math_real.log2;
USE ieee.math_real.ceil;
:
constant COUNT_WIDTH : integer := INTEGER(CEIL(LOG2(REAL(COUNT_MAX+1))));
signal   cnt  : unsigned (COUNT_WIDTH-1 downto 0) := (others=>'0');

Und dann ist LOG2() wieder nur ein Funktionsaufruf.

> VHDL ist doch doof! :D
Ja, VDHL ist eben VHDL. Besser, du findest dich längerfristig damit ab, 
dass VHDL viel mehr kann, als ein Synthesizer kann...  ;-)

Till schrieb:
>> Oder gibt es einen Grund, warum "meinTyp" auf einen Vector anderer
>> Breite abgebildet werden könnte?
Ja. NAND-Flash-Zellen können z.B. mehr als 1 Bit speichern. Du brauchst 
um das in VHDL zu beschreiben also z.B. eine Logik, die 8 Zustände (3 
Bit) auf 1 Speicherzelle abbilden kann. Damit wäre dann eine 
Integer-Busbreite von 32 Bit auf einmal ein Vektor mit einer Breite von 
11 Speicherzellen.
Und spätestens dann kommst du auch mit einer eingebauten log2() Funktion 
nicht sehr weit...