Ethernet Verbindung funktioniert nur in eine Richtung

[matzunami (Gast)]

Hallo,

ich habe jetzt eine Ethernetverbindung auf dem ML505 und dem ML605 
mittels MicroBlaze hergestellt. Diese funktioniert auch einwandfrei. Nun 
soll das Programm (was zum größten teils aus dem Xilinx Examples stammt) 
auf das Target Board übernommen werden. Dieses Board besitzt als PHY 
einen BCM54610, der über RGMII mit dem FPGA verbunden ist (Virtex 6 
LX130T). Das empfangen der Ethernet Pakete funktioniert, aber wenn ich 
ein Paket senden möchte, sehe ich dieses einfach nicht auf der Leitung. 
Überprüfen tue ich dies mittels Wireshark. Das auslesen der PHY Register 
hat auch keinen Erfolg gebracht, da die Statusflags mir hier keinen 
Fehler zeigen (oder ich übersehe was???). Die Constraints für den MAC 
hab ich von der Xilinx Seite übernommen 
(http://www.xilinx.com/support/answers/32713.htm).
Arbeiten tue ich mit der ISE/EDK 12.1. Mir gehen langsam die Ideen aus, 
wo ich noch nach der Ursache suchen könnte. Ob die Pakete den FPGA 
überhaupt verlassen hab ich noch nicht prüfen können, da ich die RGMII 
Signale nicht mit ChipScope verbinden kann (bringt Xilinx errors) und 
ich an die Signale mittels Oszi nicht rankomme. Eventuell hat ja jemand 
einen Tip für mich woran es noch liegen könnte. Wie gesagt das empfangen 
funktioniert. Würde mich über etwas Hilfe sehr freuen.

Gruß
matzunami

[matzunami (Gast)]

hat keiner eine Idee? :-(

Ich sehe auf dem Oszi, dass die RGMII Tx Signale anliegen und sich da 
auch was tut. Nur der PHY gibt diese nicht weiter. Hab den TXC Pin im 
PHY auch schon invertiert, hat aber auch nix geholfen. Die PHY Register 
machen auf mich nicht den eindruck das etwas nicht stimmen könnte. Ein 
Reset hab ich auch schon versucht, aber er will einfach nicht senden.

[Mifo (Gast)]

Hallo,

hast du mal versucht, den ODELAY-Wert für die TX-clock zu ändern?
RGMII verlangt ja eine Verschiebung der Daten zur Clock von 2ns 
(Setup-Zeit), vielleicht passt das bei dir noch nicht ganz. Idealerweise 
solltest du natürlich mit einem Oszi nachgucken.

Grüße
Mifo

[matzunami (Gast)]

Hallo, ich hab das Problem inzwischen gefunden. In der Tat war es der 
Delay, der im UCF File beschrieben und im PHY aktiviert war (der PHY 
kann die Delay Sache übernehmen, um im FPGA sich nicht mehr drum kümmern 
zu müssen). Dieser Delay ist im PHY per default aktiviert. Nach 
deaktivieren hat alles funktioniert. Trotzdem Danke für die Antwort.

Gruß
matzunami

[Georg (Gast)]

>Trotzdem Danke für die Antwort.

Was heißt denn hier "Trotzdem", gerade wegen der Antwort hast du die 
Lösung gefunden!

[matzunami (Gast)]

wie gesagt habe ich das problem inzwischen selbst gefunden... seit 
letzdem Donnerstag um genau zu sein