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Forum: FPGA, VHDL & Co. XPS- Problem bei "Generate Bitstream"


Autor: studbal (Gast)
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Hallo,

ich möchte gerne ein eigenes VHDL Design über FSL an einen Microblaze 
anbinden. Das Design beinhaltet Xilinx IP Cores.
Das Erstellen Netlist funktioniert. Aber wenn ich versuche einen 
Bitstream zu erstellen bekomme ich eine Fehlmeldung für jeden IP Core.

ERROR:NgdBuild:604 - logical block
   'fir_mod_0/fir_mod_0/u_online_algo_fir/fir_comp' with type 'fir_matched'
   could not be resolved. A pin name misspelling can cause this, a missing edif
   or ngc file, case mismatch between the block name and the edif or ngc file
   name, or the misspelling of a type name. Symbol 'fir_matched' is not
   supported in target 'virtex6'.

Wie ich das Projekt erstellt habe:
- neues Projekt mit Microblaze in XPS erstellt
- FSL Template mit dem Create or Import Wizard erstellt
- FSL Template mit der ISE geöffnet und bearbeitet (eigenes Design 
hinzugefügt)
- geändertes FSL Template Design mit dm Create or Import Wizard wieder 
importiert (die vhdl- Dateien)
- zwei FSL Link erstellt und den Microblaze mit dem Design verbunden
- Netzliste erstellt
- versucht Bitstream zu erstellen

Hat jemand eine Idee wo der Fehler liegen könnte?

Danke und schöne Grüße

Autor: Duke Scarring (Gast)
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studbal schrieb:
> Symbol 'fir_matched' is not

Mit anderen Worten: er findet fir_matched nicht.
Vielleicht stimmen die Pins (Bezeichnung, Richtung) nicht überein?
Da muss alles passen: entity, component und Instanziierung

Duke

Autor: studbal (Gast)
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Also die Synthese und das Implementieren funktionieren in der ISE.
Daher dürften solche Fehler doch ausgeschlossen sein oder?

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