hi, beim implementieren meines vhdl-files (für virtex2pro) bekomme ich die fehlermeldung, dass alle meine signale, die von input-pins abhängig sind unbenutzt bleiben bzw. quellenlos sind. beispiel: 1) "The signal "s_clk_fb" is unused and has been removed." 2) "The signal "fifo_a/N4" is sourceless and has been removed." es geht bei beispiel 1) um die feedback clock, die über einen 2. fpga zum 1. fpga zurückgeführt wird. wie sage ich meinem 1. fpga, dass er eine feedback clock zu erwarten hat? fehlen mir entsprechende angaben im ucf? lg frager
frager schrieb: > wie sage ich meinem 1. fpga, dass er eine feedback clock zu erwarten > hat? Wie hast du den Taktmanager instantiiert?
hier der takt-output von fpga 1 zu fpga 2:
1 | U_DDR_HDA_CLK : FDDRRSE |
2 | PORT MAP ( |
3 | Q => hda_clk, |
4 | C0 => clk, |
5 | C1 => clk_n, |
6 | CE => const_1, |
7 | D0 => const_1, |
8 | D1 => const_0, |
9 | R => const_0, |
10 | S => const_0); |
11 | |
12 | ...
|
13 | |
14 | HDA_CLK <= s_hda_clk |
und hier die rückführung des takts:
1 | bufg_0: BUFG |
2 | port map( |
3 | O => hda_clk_fb, |
4 | I => HDA_CLK_FB); |
frager schrieb: > O => hda_clk_fb, > I => HDA_CLK_FB); Da solltest Du Dir verschiedene Namen ausdenken. In VHDL ist die Groß-/Kleinschreibung nicht relevant. Duke
ups, da ist nur etwas beim kopieren verloren gegangen. am output liegt s_hda_clk_fb an, also ein signal. habe nur für die übersicht ports groß geschrieben.
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