Hallo, ich habe folgendes Problem. Ich soll aus dem vhdl-code ein Blockschaltbild erzeugen. Das Erzeugen des symbols funktioniert ohne Probleme, danach habe ich das Schaltbild in Block Diagram eingefügt und Ein- und Ausgänge entsprechend benannt. Wenn ich das Block Diagram Compilieren will erzeugt der Compilier die Meldung, die im Anhang steht! Vielleicht kann mir jemand helfen und nen tipp geben an was es liegt! Ich verwende die Software Quartus 2 und das Entwicklungsboard DE1 von Altera. Es soll ein einfacher Multiplexer erzeugt werden.
du hast kein work verzeichnis, oder es ist schreibegeschützt. oder du nutzt test5 2x.
wie legt man ein work-verzeichnis an? ich bin in fpga programmierung ein Anfänger
> .. danach habe ich das Schaltbild in Block Diagram eingefügt und > Ein- und Ausgänge entsprechend benannt. Nach der Schilderung denke ich an eine Inkonsistenz zwischen den beiden Definitionen. In der Entity werde die Schnittstellen definiert, die müssen mit denen vom Blockschaltbild übereinstimmen, ansonsten kann bei der Synthese keine Verbindung zum VHDL-Code erstellt werden. MfG Holger
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