BRAM Component in eine state machine instantierien

[abumarcel (Gast)]

Hallo

ich habe ein problem, und zwar ich will ein Cache speicher aufbauen und 
will es aus 2 BRAM bauen und das ganze soll nur in zwei prozess methode 
implementiert werden. aber ich bekomme immer das Fehler
" ERROR:HDLParsers:164 - "D:/.Xilinx/CacheMem/mem.vhd" Line 148. parse 
error, unexpected PORT, expecting OPENPAR or TICK or LSQBRACK
WARNING:HDLParsers:901 - "D:/.Xilinx/CacheMem/mem.vhd" Line 148. Label 
Mem1 is ignored."

und ich weiß nicht woran es liegt. und hier ist eine stuck aus der state 
machine:

when save => if (r.Mem = "00000000") then
        
  Mem1 : BRAM port map(
         clka => clk,
  wea => '1',
  addra => r.Mem_addr,
  dina => r.Mem_in(161 downto 0),
  douta => r.Mem_out(161 downto 0));
                
  else

  Mem2 : BRAM port map (
    clka => clk,
  wea => '1',
  addra => r.Mem_addr,
         dina => r.Mem_in(161 downto 0),
  douta => r.Mem_out(161 downto 0));
            
         v.state := idle;
  end if;

Mem zeigt nur welche BRAM ich schreiben will. ich hoffe das jemand so 
eine problem schon gesehen hat.

Gruß

[NoInstInProc (Gast)]

Du instanziierst Komponenten in sequentiellen Befehlen?
Das geht überhaupt nicht!

Schieb beide Komponenten aus dem Prozess raus und setze
deren Signale im Prozess entsprechend der spec.

[Hani S. (abumarcel)]

vielen Dank, du hast ja recht, und ich habs gemacht wie du gesagt hast 
und jetzt habe ich kein fehler mehr