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Forum: FPGA, VHDL & Co. Dualported RAM und modelsim


Autor: Eisen Horn (eisenhorn)
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Hallo,

Ich habe ein Problem bei der Simulation eines dualport single clock RAMs 
mit modelsim (Altera starter edition 6.5e Revision 2010.02).
Zur Implementierung des RAMs habe ich mich an die Codingguidelines des

Altera Quartus II handbooks gehalten und nur eine conversion von 
stdlogic auf naturals eingebaut. Vom Synthese tool wird der baustein 
noch immer als ram umgesetzt.

Das Problem ist, dass in der simualtion der Ram einfach nicht 
beschrieben wird. Das Modul und die TB sind im Anhang.

Hat jemand eventuell eine Idee?

LG

Autor: mac4ever (Gast)
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Fehlt hier vielleicht die Einbindung der Altera Libraries?
LIBRARY altera_mf;
USE altera_mf.altera_mf_components.all;

Wird denn bei der Synthese auch BlockRAM erstellt bzw. benutzt?

Das einzige was mir sonst noch auffallen würde ist Mehrfachzuweisung auf 
ram.
Bei der Synthese wird sowas normalerweise bemängelt.

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