Forum: FPGA, VHDL & Co. Chipscope auch kostenlos verfügbar?


von guest (Gast)


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Hallo,

ich kenne bisher nur die pro Version die bei ISE 12.1 per default dabei 
ist und kostenpflichtig ist. Gibt es vielleicht eine abgespeckte Version 
die kostenlos Nutzbar ist?

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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guest schrieb:
> Gibt es vielleicht eine abgespeckte Version die kostenlos Nutzbar ist?
Nur bei den Chinesen:
Beitrag "Warum Chinesen so billig VHDL produzieren können"

von Harald82 (Gast)


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30 Tage Lizenz von Xilinx ist kostenlos.

von guest (Gast)


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Die Trial ist leider schon abgelaufen. Gibt es seperat zu jeder ISE 
Version eine neue 30 Tage Testversion?

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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guest schrieb:
> Gibt es seperat zu jeder ISE Version eine neue 30 Tage Testversion?
Porbiers aus.
Ich vermute: Nein.

von Harald82 (Gast)


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...ich denke schon

von Christian R. (supachris)


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Ich vermute, da lässt sich was in der Registry oder wo auch immer so 
manipulieren, dass die 30 Tage wieder loslaufen. Vermutlich haben die 
Chinesen in dem anderen Thread auch nix anderes gemacht.

von Anguel S. (anguel)


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Christian R. schrieb:
> Ich vermute, da lässt sich was in der Registry oder wo auch immer so
> manipulieren, dass die 30 Tage wieder loslaufen. Vermutlich haben die
> Chinesen in dem anderen Thread auch nix anderes gemacht.

Hm, moderne Software ist nicht so einfach zu täuschen. Würde mich nicht 
wundern, wenn die Chinesen (wobei vielleicht eher die Russen die echten 
Cracks auf dem Gebiet sind und die Chinesen nur die User) ganze 
Lizenzmanager nachbauen.

von Andreas S. (igel1)


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Hallo Leute,

ich werde ebenfalls nicht ganz schlau aus den Xilinx-Angaben zu 
Chipscope:
Gilt nach wie vor die 30-Tage Beschränkung und ist Chipscope danach 
nicht mehr zur Zusammenarbeit zu bewegen?

Hintergrund: als Hobby-VHDL'er komme ich nur dann und wann dazu, ein 
wenig mit meinem Spartan 3e Board herumzuspielen - da nutzt mir eine 30 
Tage "Brutto"-Lizenz leider wenig - 30 Tage "Netto" würden dagegen bei 
mir vermutlich bis ultimo ausreichen.

Viele Grüße

Igel1

von Antti L. (trioflex)


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leider nein.

Was wirklich kostenlos ist, das Lattice on-chip logic analyzer, dh 
kaufst ein Lattice eval board für so 30 EUR, das ist usb jtag drauf, und 
FPGA und IDE was soft logic analyzer hat.

klar nicht Xilinx..


Antti
igg.me/at/zynq

von Fpgakuechle K. (Gast)


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Antti Lukats schrieb:
> leider nein.
>
> Was wirklich kostenlos ist, das Lattice on-chip logic analyzer, dh
> kaufst ein Lattice eval board für so 30 EUR, das ist usb jtag drauf, und
> FPGA und IDE was soft logic analyzer hat.

SignalTab von Altera ist IMHO ebenfalls kostenlos. Und es gibt einige 
Open-Source Ansätze in Richtung OnChip Logicanalyzer.

MfG,

von Markus F. (mfro)


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Fpga Kuechle schrieb:
> SignalTab von Altera ist IMHO ebenfalls kostenlos.

Ja, isses. Ist Bestandteil der Web-Edition.

Ich komm' damit allerdings nicht zurecht (was wahrscheinlich an mir 
liegt).

Das Ding will bei jeder Fuzzeländerung an den Analyzer-Einstellungen den 
gesamten Code neu compilieren. Das mag bei kleinen Beispielprojekten 
noch angehen, aber wenn ich ein umfangreiches Design habe, das 
stundenlang an der Synthese rumschrubbelt (die Einbindung des SignalTap 
Codes macht das auch nicht gerade schneller), weiß ich meist nicht mehr, 
was ich eigentlich analysieren wollte, wenn's damit fertig ist.

Da wo's geht ist man mit dem Oszi deutlich schneller fertig...

von Lattice User (Gast)


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Markus F. schrieb:
> Fpga Kuechle schrieb:
>> SignalTab von Altera ist IMHO ebenfalls kostenlos.
>
> Ja, isses. Ist Bestandteil der Web-Edition.
>
> Ich komm' damit allerdings nicht zurecht (was wahrscheinlich an mir
> liegt).
>
> Das Ding will bei jeder Fuzzeländerung an den Analyzer-Einstellungen den
> gesamten Code neu compilieren. Das mag bei kleinen Beispielprojekten
> noch angehen, aber wenn ich ein umfangreiches Design habe, das
> stundenlang an der Synthese rumschrubbelt (die Einbindung des SignalTap
> Codes macht das auch nicht gerade schneller), weiß ich meist nicht mehr,
> was ich eigentlich analysieren wollte, wenn's damit fertig ist.
>
> Da wo's geht ist man mit dem Oszi deutlich schneller fertig...

Bei Lattice Diamond kann man einzelne Signale nachträglich, d.h. nach 
P&R auf unbenutzte Pins routen. Bei BGA muss man sich halt ein paar 
Testpunkte dafür auf die eigene Platine packen.

Möglicherweise hat Xilinx/Altera etwas vergleichbares.

von P. K. (pek)


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Markus F. schrieb:
> Das mag bei kleinen Beispielprojekten
> noch angehen, aber wenn ich ein umfangreiches Design habe, das
> stundenlang an der Synthese rumschrubbelt

Ich denke, es müsste klappen, wenn Du nur Signale aus der fertigen 
Netzliste hinzufügst (habe das aber noch nicht wirklich auf Herz und 
Nieren geprüft).

Wenn ich mit dem SignalTap am debuggen bin, lasse ich jeweils die Teile 
des Designs weg, welche ich fürs Debugging nicht brauche (GENRERATE 
switches), das macht auch bei relativ vollen Designs die Synthese 
einiges kürzer.

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