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Forum: FPGA, VHDL & Co. Digilent Genesys DDR2 MIG


Autor: John (Gast)
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Hi

Ich wollte mal nachfragen ob hier jemand das Genesys Dev Board von 
Digilent besitzt und es schon geschaft hat den MIG zum laufen zu 
bekommen ?

Ich selbst scheitere kläglich daran und würde mich um Erfahrungsberichte 
sehr freuen!

Gruß john

Autor: Micha (Gast)
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Hallo,

dein Beitrag beunruhigt mich ein wenig. Ich versuche gerade einen 
DDR2-Controller zu generieren (mit COREGEN v3.6) für das Genesys Board 
von Digilent. Kann aber den Pin k29 für "ddr2_we#" nicht auswählen. Ich 
werd's die nächsten Tage nochmal versuchen, wenn etwas bei rauskommt, 
melde ich mich nochmal. Hast du es inzwischen geschafft?

Viele Grüße,
Micha

Autor: Max (Gast)
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Hi

Ja solche Probleme hatte ich auch, habe dann versucht im nach hinein die 
Pins im UCF File zu ändern aber bei mir Schafte er es z.B. auch nie die 
Timing Constrains einzuhalten.

Sitze momentan an meinem eigenen Controller!
Kann schon Initialisieren und sitze momentan an der Kalibrierung wobei 
ich dort denke in den nächsten Tagen fertig werden werde.

Falls du trotzdem zum Erfolg kommen solltest kannst du es hier Ja 
schreiben oder falls du iwelche Fragen hast da ich mich auch fast 2 
Wochen mit dem MIG beschäftigt habe und ein paar Fehler im zusammenhang 
mit dem Board beheben konnte!

Gruß Max

Autor: Marc Schmitt (nightguardian)
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Mal schauen,

vielleicht kann ich euch ja weiterhelfen.

Ich hatte das gleiche Problem auch schon einmal beim XUPV5-LX110T Dev. 
Board von Digilent - das WE# Signal lässt sich nicht auswählen im 
Wizzard. Das ganze lässt sich sich aber über einen kleinen Workaround 
umgehen.

1) Design mit Wizzard erstellen - dabei allerdings WE# auf einen 
beliebigen verfügbaren Pin legen.

2) In dem erzeugten .prj und .ucf File das WE#-Signal auf den richtigen 
Pin legen. ACHTUNG: evtl. müssen im .prj-file die Parameter für die 
IO-Bänke angepasst werden (steht etwas weiter unten...)

3) Im Coregen den Wizzard erneut starten - da gibts dann einen Punkt 
"Verify Design" oder so ähnlich.

Tja, also bei mir hat er mir dann gemeldet dass ich ein MIG-Konformes 
Design erzeugt habe - wobei ich die Designparameter in der .prj-Datei ja 
auch verändert habe.

Eine anschließende Timing-Analyse sowie ein Funktionstest auf dem Board 
ergab keine Fehler.

Scheint ein Fehler im MIG zu sein - naja, Xilinx halt...

Gruß

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