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Forum: FPGA, VHDL & Co. BUFGCE and BUFGMUX


Autor: Matthias Krüßelin (kruessi80)
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Hi,

hat von Euch jemand Erfahrung mit BUFGCE bzw. BUFGMUX?

Folgende Überlegung:

DCM -> 100MHz -> BUFG   -> clk_100MHz
    -> 100MHz -> BUFGCE -> clk_25Mhz

Wenn ich ein Taktnetz mit mit BUFGCE herunterteile,
dann wird ja eine neue Clock-Damäne erzeugt.
Sind in diesem Fall die FFS an clk_100MHz und an clk_25MHz
zueinander so synchron, sodass es keine Probleme gibt?

Danke und Grüße
Matthias

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Matthias Krüßelin schrieb:
> Sind in diesem Fall die FFS an clk_100MHz und an clk_25MHz
> zueinander so synchron, sodass es keine Probleme gibt?
Die Verzögerungen sind der Toolchain bekannt, sie kann damit rechnen.
Du kannst die Takte dann als "soweit synchron" betrachten.

Autor: Spartaner (Gast)
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Hallo zusammen!

Ich verwende in meinem Design BUFGMUXe zum multiplexen von 
unterschiedlichen Takten / Taktdomänen. Mit diesen Takten werden u.A. 
dazu Register betrieben. In der Simulation treten bei den 
Schaltvorgängen der Multiplexer 'L' oder 'H'-Pegel (bufgmux,bufgmux_1) 
auf. Wie reagieren die Register in der Simultion darauf bzw. was 
passiert bei der Abbildung auf einem FPGA ?

mfg
Spartaner

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