System Clock verwenden Xilinx System Generator

[mcm (Gast)]

Guten Tag,

ich habe ein Problem mit dem Xilinx System Generator.

Mein Problem ist ich muss aus 100MHz Oszilator eine 9 MHz Frequenz 
generieren. Ist auch soweit kein Problem. Habe mir in VHDL einen 11 
fachen Frequenzteiler gebastelt, den ich über die Blackbox in mein 
Modell einfüge. Als Input nehm ich den Pin an dem der 100MHz Oszilator 
angeschloßen iat.

Wenn ich aus diesem Modell ein Bitfile generieren lasse und dieses dann 
auf mein FPGA lade, habe ich keine Probleme und alles Funktioniert 
einwandfrei.

Wenn ich nun aber zu meinem Modell nur ein Counter hinzufüge, bekomme 
ich beim generieren des Bitfiles eine Fehlermeldung, dass der Xflow 
Prozess fehlerhaft ist. Laut Fehlerbeschreibung kommt er nicht klar, 
weil der Counter ebenfalls den Input Pin des Oszilators verwendet. Gibt 
es dafür ne abhilfe????


Vielen dank schon mal im vorraus.

Gruß

[mcm (Gast)]

Habe die Lösung selbst gefunden.

Die Lösung ist im VHDL code den Input clk zu benennen. zusaätzlich muss 
ein input namens ce definiert werden, der aber nicht unbedingt verwendet 
werden muss. Wenn man den Code nun in die Black Box einfügt, erkennt der 
System Generator den input port clk und connected diesen automatisch mit 
dem system clock.

Fertig ist der brei. :)