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Forum: FPGA, VHDL & Co. ethernet Problem


Autor: Jojo_rise (Gast)
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Hallo!Ich versuche auf einem Cyclone IV board ein Design mit rgmii 
Schnittstelle laufen zu lassen.Ich benutze dafür 2 Plls für den Sende - 
und Empfangstakt.Das Senden läuft,kann mit Wireshark schön sehen,aber 
empfangen tut es nicht wenn ich das Board pinge.Ich habe verschiedene 
Phasen eingestellt aber da läuft nicht.Ich habe danach mit einem PLL 
versucht und sowohl das Senden und Empfangen laufen,allerdings nicht 
stabil.Beim pingen gehen Packete verloren.
Kann mir jemand erklären was da schief läuft?
J.R

Autor: Duke Scarring (Gast)
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Jojo_rise schrieb:
> Ich benutze dafür 2 Plls für den Sende -
> und Empfangstakt.
Reicht da nicht eine PLL? Und kommt der Takt für den Empfangsteil nicht 
vom Ethernet-Chip?

> Das Senden läuft, [...]
> empfangen tut es nicht

> Kann mir jemand erklären was da schief läuft?
Wie schnell läuft Deine Ethernetverbindung?
Wie hoch ist Dein Systemtakt?
Hast Du asynchrone FIFOs für das Clock-Domain-Crossing verwendet?

Duke

Autor: netzwerker (Gast)
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Auf Empfangsseite keine PLL nehmen. Der Takt kommt vom PHY und braucht 
keine PLL. Mit PLL stimmt vmutl. die Phase nicht mehr.

Autor: Jojo_rise (Gast)
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Erstmal danke für die Antworten!

Duke Scarring schrieb:
> Reicht da nicht eine PLL? Und kommt der Takt für den Empfangsteil nicht
> vom Ethernet-Chip?
Ja,der Takt kommt vom PHY.Wie gesagt,mit einem PLL ist leider das Ganze 
nicht stabil.Beim pingen gibt keine 100% Antwortspackete.Einige Packete 
gehen verloren.
Das System läuft mit 62.5 MHz und die Ethernetverbindung im RGMII-Modus 
1Gbps mit einem 125 MHz Clock.

netzwerker schrieb:
> Auf Empfangsseite keine PLL nehmen. Der Takt kommt vom PHY und braucht
> keine PLL. Mit PLL stimmt vmutl. die Phase nicht mehr.
Stimmt schon,nur wenn der PHY intern ein Delay dazugibt.In meinem Fall 
muss ich mit dem PLL  der Takt um 90 Grad verschieben um das Timing 
einzuhalten.
Übrigens ich benutze ein Marvell 88E1111-PHY
Noch weitere Ideen???
Danke.
J.R

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