AES3 Receiver bei 192kHz - Xilinx Xapp514

[Benedikt (Gast)]

Hallo,

ich würde gerne den AES3 Receiver aus dem Xilinx-Packet Xapp514 bei 
192kHz nutzen. 
http://www.xilinx.com/support/documentation/application_notes/xapp514.pdf
Mit einem Mastertakt von 100Mhz soll es laut dem Datenblatt möglich sein 
AES3-Audiodaten bei 192kHz zu empfangen. Allerdings steigen die 
Channel-Enable und das "locked"-Signal schon kurz nach 90kHz aus. Durch 
weiteres erhöhen des Abtasttaktes (z.B. 200Mhz) lässt sich zwar die 
AES3-Abtastrate erhöhen, allerdings erreiche ich einfach nicht die 
192kHz.
Ich hab den Receiver bisher mit einer vorgeschalteten PLL erfolgreich 
betrieben und daraus einen synchronen Abtasttakt erzeugt. Von dieser PLL 
wollte ich mich jetzt eigentlich lösen, da es meiner Meinung nach laut 
Datenblatt auch ohne PLL möglich sein sollte.

Hat jemand Erfahrung mit dem oben genannten Packet in Bezug auf den 
AES3-Receiver und hat diesen schonmal mit 192kHz ohne PLL betrieben.
Gibt es noch weitere "Open Source" AES3 Receiver?

Ich freue mich über jede Hilfe! Vielen Dank.
Gruß Benedikt

[J. S. (engineer)]

Läuft das in der Simulation? Hast du mal die reale Schaltung gecheckt? 
Vielleicht stimmt bei Dir das physikalische nicht 100%?

[Sebastian (Gast)]

Hi Benedikt,
ich hatte auch lange Zeit Probleme mit den 192kHz, obwohl das Signal auf 
dem Oszi immer sehr gut aussah. Das Design reagiert sehr empfindlich auf 
die Eingangsbeschaltung, trotz RS422-Treiber und Trafo. Irgendwann bin 
ich direkt auf die FPGA Pins gegangen und habe einen differenziellen 
Eingangsbuffer instanziiert. Seitdem laufen auf die 192kHz.
Meine CLK ist ein 100MHz-Oszillator, mittels DCM  komme ich auf 133MHz.

Nun meine Frage: Wie hast du die PLL realisiert? Ich habe bslang nur 
einen externen 24.576MHz-Oszillator angeschlossen, wodurch mir natürlich 
der Takt wegläuft, das heisst Eingang- und Ausgang nicht starr verknüpft 
sind.
Wie extrahierst du die Clock des AES3-Signals? Hast du die Teiler des 
RDET-Moduls angepasst?

Liebe Grüße,
Sebastian

[J. S. (engineer)]

OB der gute Benedikt nach nunmehr 6 Jahren noch den thread verfolgt?

Zu Deiner Frage nach dem Takt: Die Xilinx APP läuft mit 100 MHz 
unsynchronisiert und realisiert einen asynchronen Empfänger. Ob du einen 
internen oder externen Takt nimmst, ist dabei egal.

Umgekehrt musst Du Deine PLL auf den Eingangstakt synchen. Händisch geht 
das mit einem Regelschleife, wie Ich sie auf meiner HP beschreibe. Damit 
kann man dann auch einen Ausgangstakt synchron zum Eingang generieren. 
Maßgeblich ist ein Quarz, den man entsprechend einstellt und zieht.

Es geht auch mit einem 100 MHz-Quarz über den Umweg einer 1:4-Teilung 
und des von mir verwendeten 29/59 Teilers. Das ist ausreichend genau.

Ob sich das aber lohnt, muss man überlegen. Die Chips machen das heute 
kostengünstig und nebenbei.