Verständnisfrage: Wenn ich für einen MSP430F169 einen 7,7328MHz Quarz als MCLK verwende und diesen auch direkt als SMCLK nutze, müsste ich doch für eine Baudrate von 9600 einen dezimalen Divisor von 768 einstellen, oder? UBR00 und UBR10 sind nur 8 Bit weit, demnach könnte ich dann als "langsamste" Baudrate lediglich 38400 (entsprechend einem Divisor von 192)setzen? Um Abhilfe für niedrigere Baudraten zu schaffen, müsste ich dementsprechend meine SMCLK nochmals herunterteilen (z.B. durch 4 oder 8). Liege ich damit richtig?
im meinem usermanual (msp43f449) steht: The valid baud-rate control range is 3 ≤ UxBR < 0FFFFh, where UxBR = {UxBR1+UxBR0}. Unpredictable receive and transmit timing occurs if UxBR <3. somit kannst du einen teiler von 65535 einstellen. wenn du einen teiler von dezimal 805 einstellst. (0x325). bzw. UBR0=0x03 und UBR1=0x25 dann solltest du bei verwendung von 7,7328MHz als SMCLK eine Baudrate von 9606 Baud haben. sollte so funktionieren. mfg, thomas
Vielen Dank! Wer lesen (und verstehen kann) ist eben doch im Vorteil... Volkhard
Hast Du mit dem 430er schon mal probiert, die baud rate auf exakt 9600 zu timen (mit wechselnden Teilern) - klappt sowas?
Nochmals danke, ich hatte mich übrigens vertippt. Mein Quarz hat eine Frequenz von 7,3728MHz, so dass ganzzahlige Teiler zu den gewünschten Baudraten führen. Volkhard
Es gibt für sowas den USART baudrate calculator: http://www.msp430.info/modules.php?name=Gadgets&op=uart
Ja, man kann den auch downloaden und lokal benutzen. Ist auch besser (vor allem sicherer) als selber mit Tabellen und Formeln rumzurechnen ;-)
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