Hallo ich versuchen gerade ein custom components module unter lattice 
Mico32
anzubinden hierfür hab ich mir die ports zum Wishbome deklariert:

entity WB_interface is
  port (
  clk   : in std_logic;
  Reset   : in std_logic;
  --Wishbone
  WB_ADR_i: in std_logic_vector(31 downto 0);--Address input
  WB_Data_i: in std_logic_vector(31 downto 0);--Daten input
  WB_REG_in: out std_logic_vector(31 downto 0);--Daten input
  WB_Data_o: out std_logic_vector(31 downto 0);--Daten input
  WB_FIFO_out: in std_logic_vector(27 downto 0);
  WB_SEL_i: in std_logic_vector(4 downto 0);--
  WB_WE_i: in std_logic;-- Write enable 0=Write, 1=Read
  WB_ACK_o: out std_logic;--Acknowledge den bus cyklus
  WB_STB_i: in std_logic;--Strobe input
  WB_CYC_i: in std_logic;--cykle imput zeigt an das ein Cyklus aktiv ist 
1=cyklus aktive
  WB_Data_Avai: out std_logic;
  WB_RdEn: out std_logic;
  --WB Interrupt
  WB_IRQ: out std_logic ;

end WB_interface;

dies hab ich in ein Verilog datei gewrappt.

nun mein Problem nun führt Diamont mir die pins an den IO Ports.

wie bekomme ich die Ports intern an den Wishbone?

ich hab mich stark an dem orientiert aber leider gibt es da wenig 
weiterführende infos.

http://www.embedded-world.eu/fileadmin/user_upload...

Hi

Wenn ich den Mico32 nutze, benutzte ich die WB-Pass-Throughs im 
Systembuilder.

Erzeuge ich dann einen Mico32 Core (mit vhdl wrapper) hab ich in meinem 
Toplevel-Design in Diamond eine Component Mico32 (mti WB Bus) und eine 
eigene Component, nennen wir sie "WB-Register-Bank" mit einem WB 
interface.

Diese beiden Interfaces kann ich verbinden (WB-Registerbank geschrieben 
nach der WB Spec) und schon bin ich fertig.

Cores in den Systembuilder einzubinden erscheint mir sehr aufwendig, der 
beschrieben weg mit den Pass-troughs kommt übrigens von Lattice...

Gruß