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Hi Leute, habe folgendes "Problem": Ich habe für ein Spartan-6 unter XILINX ISE 13.4 ein Design, welches haufenweise (oder fast nur) IP Cores als Komponenten beinhaltet. Nach der vollständigen Implementierung des Design inklusive Translate, Map und PAR wollte ich mir unter "Analyze Timing / Floorplan Design (PlanAhead)" anschauen, wie nun die ganzen LUTs und FFs der IP Cores im Chip platziert wurden. Leider sind aber sogut wie alle nicht platziert worden und immernoch unassigned. Auch das Zeichnen eines Pblocks und danach erneutem Implementieren ändert sich nichts. Der Pblock ist zwar drin, aber ich sehe trotzdem keine FFs oder LUTs, die da platziert wurden... Jemand Erfahrung damit? Danke im Voraus!
Datum:
Gilles Backhus schrieb: > Leider sind aber sogut wie alle nicht platziert > worden und immernoch unassigned. Ist evtl. Dein Chip zu klein (bzw. Dein Design zu groß)? Läuft denn die Toolchain (xst -> translate -> map -> par -> bitgen) komplett fehlerfrei durch? Duke
Datum:
Ja die Toolchain läuft soweit durch. Ich glaube mien Problem ist eher, dass nach aktuellem (eher unfortgeschrittenem) Code, die Bauteile als "nicht benutzt" erkannt werden und deswegen nicht implementiert werden.
Datum:
Gilles Backhus schrieb: > die Bauteile als "nicht benutzt" erkannt > werden und deswegen nicht implementiert werden. Das kann gut sein. An dieser Stelle können die Tools gut optimieren. Alle Logik die zu ungenutzten Ausgängen führt, wird wegoptimiert. Wenn ich die wahre Designgröße wissen will, lege ich alle (testweise) unbenutzten Ausgänge auf ein großes XOR und dessen Ausgang dann auf eine LED. Duke
Autor:
J. S.
(engineer)
Datum:
Könnte es sein, dass die Inhalte der IP Cores versteckt sind? Wichtige Frage: Funktioniert denn die Schaltung soweit? Ansonsten kannst Du die Teilschaltung erhalten, in dem Du "trim unconnected signals" deaktivierst, respektive die Signale mit einer entsprechenden Attributierung ausdrücklich erhälst.
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