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Hallo, ich versuche gerade mit dem AD5064 mittels eines VHDL Modells eine statische Spannungsausgabe zu realisieren. VDD=5V Vref=5V Hierbei habe ich den DAC auf midscale ausgesteuert sodass bei der angelegten Referanzspannung von 5V also eine Ausgabe von 2,5V zu erwarten wäre, dies geschieht auch, allerdings kommen dazu noch peaks von etwa 3,7V wie im Bild zu erkennen. Dem DAC Ausgang ist nichts weiter "nachgeschaltet". Link Datenblatt:http://www.analog.com/static/imported-files/data_s... Hat jemand eine Ahnung für die Ursache der Peaks? Gruß Stefan
Autor:
Lothar Miller
(lkmiller)
(Moderator)
Datum:
Stefan schrieb: > Hat jemand eine Ahnung für die Ursache der Peaks? Als Musiker fällt mit auf: die Abstände sind verdächtig gleich... Wie oft und wie gibst du den Wert an dan DAC?
Datum:
Oder gibt es etwas was sich mit diesem Muster deckt (LCD Ausgabe etc. )
Datum:
Angehängte Dateien:Im Anhang mein VHDL Modell.. Ich gebe den festen Wert immer wieder drauf, also in dem Abstand wie eben ein Schreibzyklus vom DAC dauert(Taktfrequenz sind 100MHz.. also ist ein Schreibzyklus ca 300µs lang wenn ich mich jetzt nicht verrechnet habe). Gruß Stefan
Datum:
Glitch Impulse? (siehe Datenblatt S. 17) Gruß, Reiner
Autor:
Lothar Miller
(lkmiller)
(Moderator)
Datum:
Stefan schrieb: > Im Anhang mein VHDL Modell..
process(clk) variable counter:integer range 0 to 999:=0; begin if(rising_edge(clk)) then if(counter<500) then sclk<='0'; counter:=counter+1; elsif(counter<999) then sclk<='1'; counter:=counter+1; else sclk<='1'; counter:=0; end if; end if; end process; |
Hoppla, diese Takterzeugung ist aber aufwendig, wenn man bedenkt, dass SPI nur gekoppelte Schieberegister sind. Und dass darin eigentlich kein Multiplexer vorkommt:
d_in<=dac_data_sequenz(conv_integer(dac_cnt)); |
Stefan schrieb: > wenn ich mich jetzt nicht verrechnet habe. Was sagt das Oszi? Passt dein Timing auf der SPI-Schnittstelle zum Datenblatt?
Datum:
Hallo Stefan, täusche ich mich, oder ist deine sclk Erzeugung nirgends synchronisiert zum Datenstrom auf d_in? Falls dem so ist, dann sieht der AD5604 im Lauf der Zeit alle möglichen Setup-Zeiten von d_in bezogen auf sclk. Von Zeit zu Zeit könnte es dann zu einer Setup-Zeit Verletzung kommen und der AD5604 interpretiert sein Kommando falsch. Oszi oder Simulation sollten das Problem sichtbar machen. schöne Grüße Achim S.
Datum:
Ich werde das am Montag nochmal genauer mit dem Oszi überprüfen. Danke für eure Anregungen. Gruß Stefan
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