Hallo,

Ich bin ein Anfänger und ich möchte gerne im FPGA für die parallele 
Datenübertragung SPI (in VHDL) realisieren.
Die Daten werden vom ADW (16 Bit) über SPI parallel im FPGA bearbeitet.
Hat jemand eine Idee, wie man es am leichtesten ermöglicht?


Gruß
Siyabend.

Hallo PittyJ,

danke für die Infos. ich meine mit dem Bearbeiten eher ausarbeiten, 
ausführen bzw. weiterleiten.
Gruß
Siyabend

Hallo,
danke sehr nett von dir.

ich habe eine bsp gefunden und weiß nicht genau, ob das die richtige 
Methode ist.

Siyabend S. schrieb:
> ich habe eine bsp gefunden und weiß nicht genau, ob das die richtige
> Methode ist.
Hast du das mal simuliert? Was kommt da raus? Nichts sinnvolles?

Ein Tipp:
Sieh dir mal den Link vom SPIler nochmal an und auch den Index auf der 
linken Seite meiner HP...

> Hast du das mal simuliert?
nein ich habe es nicht simuliert.
Für die Simulation muss ich testbench schreiben?
Möchte gerne wissen, was ist sinnvoll: SPI ohne oder mit Slave?

Siyabend S. schrieb:
>> Hast du das mal simuliert?
> nein ich habe es nicht simuliert.
> Für die Simulation muss ich testbench schreiben?
Ja, das musst du.

> Möchte gerne wissen, was ist sinnvoll: SPI ohne oder mit Slave?
Du bist dir nicht ganz im Klaren, was SPI ist?
Es gibt auf einem SPI-Bus immer genau einen (in Zahlen 1) SPI-Master, an 
den einer oder mehrere SPI-Slaves angeschlossen sind. Und wenn du einen 
SPI-AD-Wandler hast, dann ist das auf jeden Fall ein Slave. Was brauchst 
du logischerweise in deinem FPGA, um diesen Slave anzusteuern?

Danke euch beiden, es hat mit bis jetzt sehr viel geholfen.
bin grade dabei ein master und ein slave zu schreiben, wenn ich fertig 
bin werde es hier hochladen.
gruß
Siyabend

Siyabend S. schrieb:
> bin grade dabei ein master und ein slave zu schreiben
Warum einen Slave? Ich denke, du hast einen ADC als Slave?
> wenn ich fertig bin werde es hier hochladen.
Aber bitte mit Testbench. Denn gerade ein SPI Interface lässt sich schön 
einfach simulieren, und für so einen AD-Wandler ist im Handumdrehen ein 
Simulationsmodell/Verhaltensmodell/BFM beschrieben...

SPIler schrieb:
> @LM: Respekt für Deine Engelsgeduld!!
Danke dir...  ;-)

Hallo Siyabend,

vielleicht diese Bsp. kann dir helfen.

Aber erst muss Lothar es kontrollieren, vielleicht kann noch einiges 
eingefügt werden.

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity Master is
  generic (leange: integer := 16);

Port (   
    clock  : in     std_logic;
    Reset  : in     std_logic;
    Datain : in     std_logic_vector( leange-1 downto 0);
    SCLK   : out    std_logic;
    MOSI   : out    std_logic;
    MISO   : in     std_logic;
    SS     : out    std_logic);    
end Master;

architecture Behavioral of Master is

signal tx_reg : std_logic_vector(leange-1 downto 0);
   
type   States is (Idle, Data_transfer, Stop);
signal State: States := Idle;
  
shared variable Count: integer range 0 to leange;
begin

  MOSI <= tx_reg(tx_reg'left);
  SCLK <= clock   -- Master clock send to SCLK 
  when State = Data_Transfer                 
  else '0';                       
  
process( clock)
begin
  if rising_edge( clock) then
    case State is
      when Idle =>
        SS <= '1';
        if   Reset='1' then
          Count := 0;        -- Init Data bit counter
          tx_reg <= Datain;      -- Load parallel data
          SS  <= '0';        -- Select Slave aktive
          State <= Data_Transfer; -- Change state
        end if;
      when Data_transfer =>
        if   Count < (leange-1) then 
          Count := Count+1;
          tx_reg <= tx_reg( tx_reg'left-1 downto 0)& MISO;
        else
          State <= Stop;  -- Change state
        end if;
      when Stop =>
        SS <= '1';     -- Deselect slave
        if   Reset='0' then
          State <= Idle;    
        end if;
    end case;
  end if;
end process;
end Behavioral;

cetec Ftec schrieb:
> Aber erst muss Lothar es kontrollieren...
Neineinein, macht das mal selber.
Der dadurch entstehende Prozess heißt Lernen...