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Hallo, weiß jemand mit welche Frequenz man den Spartan 6 (größte Version) maximal ansteuern kann? 250MHz scheinen ja problemlos zu gehen. Aber weiß jemand wie weit man den maximal Takten kann?
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kommt immer auf die Funktion an. Wenn du nur Flip Flops hintereinander schaltest wirst du mit Sicherheit auf 450-500 MHz kommen. Sind aber zwischen den beiden FF 5 oder 6 Gatter-Level, dann ist man auch mal schnell bei 100 MHz. Ich würde bei komplexe Designs mit einem S6 als äußerstes Maximum 200 MHz anpeilen. 150 MHz wenn man angenehm damit arbeiten will. Natürlich kommts auch noch darauf an, wie voll der FPGA ist. Bei 5% Verbraucht ist natürlich wesentlich mehr drinnen, wie bei 70% (ziemlich voll) Wie du siehst, pauschal kann man sowas nicht beantworten!
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Thomas schrieb: > Aber weiß jemand wie weit man > den maximal Takten kann? Hängt auch stark von deiner Art ab den Code zu schreiben - hier kann man sich viel kaputt machen.
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BlockRAM und DSP laufen mit maximal 250MHz, das globale Taktnetz kann mit maximal 400MHz betrieben werden (-3 Speedgrade, 375MHz bei -2 und 250MHz bei -1L). Ob das erreicht werden kann, ist allerdings wie schon geschrieben abhängig von der jeweils realisierten Funktion. Erfahrungsgemäß ist das Maximum nur in lokalen Design-Teilen erreichbar. Die MGT laufen mit maximal 3,125GBit/s, ich hab 3,0GBit/s schon erfolgreich getestet. Lokal läuft der MGT dann intern mit 300MHz/10Bit, das geht auf jeden Fall. Die BUFIO und PLL Clocks an den I/Os können sogar bis 1080MHz, damit sind für die OSERDES/ISERDES Datenraten bis 1080MBit/s möglich. Auch das klappt, ich hab einen 125 MS/s ADC mit LVD Serial-Ausgang an den Spartan 6 angeschlossen und über die ISERDES ausgelesen, auch das geht fehlerfrei. Steht alles auch im DS162 bei Xilinx.
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Ludwig schrieb: > MHz wenn man angenehm damit arbeiten will. Ja, genau das wollte ich auch gesagt haben. Bis 150 MHz ist bequem bauen, danach kostet es Register.
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register sind ja gratis, wenn man viel logik hat (sind ja in den luts), dann kann man auch die FFs in den slices verwenden
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