Hallo,

mal eine Frage wegen Timing beim seriell zu parallel.

Ich  möchte über ein Shiftregister Daten von seriell nach parallel 
konvertieren. Dazu verwende ich ein Schiftregister und einen Counter der 
entscheidet wann die daten parallel ausgelesen werden können.

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vereinfachtes Beispiel: seriel zu 4bit parallel

counter: process(clk)
if reset = '1'then
counter = 4;
else if rising_edge(clk) then
  counter <= counter - 1;
  if counter = 0 then
  data_bereit <= '1';
  else
  data_bereit <= '0';
  end if;
end if;
end process;

FF_Shift: process(clk)
begin
if rising_edge(clk) then
  FF(3 downto 0) <= FF(2 downto 0) & Data_Seriell; -- shift nach links
end if;
end process

process(clk)
begin
if rising_edge(clk) then
  if data_bereit = 1 then
    data_parallel(3 downto 0) <= FF(3 downto 0);
  end if;
end if;
end process;

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Laut Simulation funktioniert das auch sehr gut. Aber ich frage mich nun 
ob das auch immer auf der Hardware gut geht. Was wenn das Shiftregister 
früher schiftet als die Zuweisung an data_parallel erfolgt. Dann hätte 
ich ja entweder einen metastabilen Zustand bei dem alles sein kann oder 
ich hab bekomme eben den Zustand der erst ein clk später im FF stehen 
dürfte.

Kann mir jemand erklären ob und wen ja warum das immer funktioniert.
Gibt es bessere alternativen um von seriell zu parallel zu kommen?

Vielen Dank

CheckNix schrieb:
> Kann mir jemand erklären ob und wen ja warum das immer funktioniert.

deshalb:

if rising_edge(clk) then

ohne den Takt hättest du recht.

Der Wert steht erst einen Takt später am Ausgang.

Hallo,

Du solltest aber auch ein Timing Constraint(Period bei Xilinx) 
verwenden, damit du auch sicher sein kannst, dass du dein Timing 
schaffst.
Aber die Simulation sollte bei dir nicht richtig funktionieren, weil du 
ein AR verwendest und dieses in deiner Sensitivity Liste fehlt.

Gruß