DRAM Controller

[Hannes Hering (Gast)]

Hallo,

hat sich schonmal jemand mit nem DRAM Controller (also ein Teil, das
die Row/Col Adressmultiplexung und Refresh-Counter übernimmt) auf nem
CPLD oder FPGA befasst? Wenn ja, wie gut hat die Sache geklappt?

MFG

Hannes

[Christian (Gast)]

Hi,

wenn ich mich richtig erinnere, gab es auf http://www.opencores.org
einen DRAM-Controller. Schau doch mal dort rein, bevor du dich selber
daran machst, das Rad neu zu erfinden ;)

Gruß
Christian

[Hannes Hering (Gast)]

Hallo Christian,

ich hab mir die Sachen da schonmal angeschaut, allerdings werd ich da
net so 100%ig schlau draus! ;( Werd mich mal noch weiter reinhängen
...

MFG

Hannes

[Markus (Gast)]

Bei Lattice gibts auch Code zur Ansteuerung von SDRAM mit CPLDs.
Allerdings muß man sich da wohl erst (kostenlos) anmelden.

Markus

[Blubb (Gast)]

Bei Lattice gibt es viele Cores nur als Netlist. Kann man die auch auf
CPLDs anderer Hersteller anwenden?

[Markus (Gast)]

Ich arbeite mich in die Thematik erst ein, deswegen sagt mir "Netlist"
noch nichts. Das sieht für mich aber schon wie normaler VHDL-Code aus.
So mit Funktionen und vielen if/elsif/then und so.

Allerdings steht natürlich überall dabei, daß man den Code nur auf
Lattice-Devices verwenden darf.

Markus

[Steffen (Gast)]

Hallo,

habe das derzeit mit einem Lattice LC4128V-75 gemacht. Ich habe halt
das Tool von Lattice. Ist für eine Speicherbank für ARM7 mit 16MB. Ist
halt billiger als SRAM, der ja mit 8,25 EUR pro 512kB x 16 ( 8ns )
recht teuer ist. Den Takt von 66MHz habe ich mit einem ICS502 erzeugt.

( PLL-Chip )

Gruss

Steffen

[Hannes Hering (Gast)]

Hallo,

Kann jemand von euch was mit (siehe Anhang) anfangen?

MFG

Hannes

[Christian (Gast)]

@Steffen
Bei welchem Händler hast du denn den großen, schnellen SRAM bekommen?

Gruß
Christian

[Steffen (Gast)]

@Christian
ich habe die schnellen SRAM's von EBV-Elektronik. Die Typen kommen von
ISSI und der Typ ist IS61LV51216-8TI oder IS61LV51216-10TI ( 10ns ).
Sind derzeit ab Lager zu bekommen.

Gruss

Steffen

[Frank (Gast)]

Es gibt einen tollen SDRAM-Controller von XESS als VHDL Code unter
http://www.xess.com./ho03000.html
Jetzt wollte ich eine Testbench für die - Architecture XSASDRAMCntl -
erstellen und mit ModelSim simulieren, aber dann kommen folgende
Fehlermeldungen:

"# ** Error: sdramcntl.vhd(38): identifer unsigned is not visible.
Making two objects with the name "unsigned"  directly visible via use
clauses results in a conflict, neither object is made directly
visible.(LRM Section 10.4)."

"LRM" heißt LANGUAGE REFERENCE MANUAL, hab ich nachgelesen (???),
aber trotzdem :(

Das LRM gibt es unter:
http://standards.ieee.org/catalog/olis/arch_dasc.html

Kann aber die Fehlermeldung trotzdem nicht richtig interpretieren.
Kann jemand damit etwas anfangen?

MfG Frank