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Forum: FPGA, VHDL & Co. VHDL: bad synchronous description


Autor: Harry (Gast)
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Moin, bin gerade dabei was in VHDL zu programmieren, bekomme aber ein
Feherlmeldung, von der ich nich weiß, wie ich die beseitigen soll (bin
Anfänger in Sachen VHDL).
Das Stück Code soll ein einstellbarer Frequenzteiler sein und auf einem
Spartan3 Starter-Kit eingesetzt werden.

Fehlermeldung lautet wie folgt: Signal zaehler_int1 cannot be
synthesized, bad synchronous description. und verweist auf den ersten
Process. Kann mir jemand helfen?

Gruß Harry

Autor: Stefan May (Gast)
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Der richtige Code sollte so aussehen:

if reset='1' then
      zaehler_int1 <= "0000000000";
elsif clock_in='1' and clock_in'event then
    if up='1' and down='0' then
          zaehler_int1 <= zaehler_int1 + 1;
    elsif up='0' and down='1' then
          zaehler_int1 <= zaehler_int1 - 1;
    end if;
end if;

Merke: Niemals Taktflanken und Logik vermischen.

ciao, Stefan.

Autor: Harry (Gast)
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Super, das geht!

danke schön :)

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