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Forum: FPGA, VHDL & Co. Lattice VHDL


Autor: dose (Gast)
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Hallo

Ich habe ein Latticebaustein mit ISPlever in Bearbeitung. In dem
Entwurf gibt es einen Counter und ein Latch, der so schnell wie möglich
zählen soll und noch etwas langsameres Beiwerk. Wie kann ich dem
Compiler sagen, das der Counter und das Latch optimiert werden soll?

In dem Timing Report finde ich das Beiwerk mit schnellen
Durchlaufzeiten und der Counter ist zu langsam.

Ich könnte auch dem Beiwerk sagen als letztes optimieren?
Kennt jemand die Attribute?

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