Forum: FPGA, VHDL & Co. variablen aus einem Array bilden


von Joha W. (izeagg)


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entity auf1 is
port (
  i : in std_logic_vector(0 to 2);
  d : out std_logic
  );
end entity auf1;

architecture one of auf1 is
  variable a : std_logic := 'U';
  variable b : std_logic := 'U';
  variable c : std_logic := 'U';
begin
a <= i(0);
b <= i(1);
c <= i(2);
d <= (not a and b and c);
end architecture;

Ich wollte in diesem Code einen Array als Eingabe haben (i), der dann zu 
dann als ein Wert (d) zurückgegeben wird. Wie kann ich nun die variablen 
a-c den Werten 1,2,3 aus dem Array korrekt zuweisen?

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