Kann ein TEMAC mit jedem verfügbaren RocketIO verbunden werden?

[FPGA (Gast)]

Hallo zusammen,

weiß jemand ob ein Hard TEMAC mit jedem bliebigen der verfügbaren 
GTX-Transceiver verbunden werden kann, oder ob für einen TEMAC immer nur 
ein (oder mehrere) spezielle GTX verwendet werden können? Gibt es da 
Einschränkungen? (Routing/Lage im FPGA)?

Im UserGuide habe ich nachgeschaut, konnte hierzu aber nichts finden 
(oder habe es überlesen)

http://www.xilinx.com/support/documentation/user_guides/ug194.pdf

Zielplattform ist ein VIRTEX-5 FPGA (FXT-Typ).

Vielen Dank!

[Klakx (Gast)]

Bei Xilinx TEMAC unter FAQ:
>Are there any pinout restrictions for the TEMAC core?

>There are no pinout restrictions for the TEMAC core.

Das ist also ein flexibeler IP. Du kannst ihn sicher an einen beliebigen 
IP hängen.

Er wird aber vorzugweise über ein Standardinterface (RGMII) an einen 
externen PHY gekoppelt um auch 100X und 10X umzusetzen. Es soll mit GTP 
(sicher auch GTX bei 1.25 Gbps) funktionieren, jedoch wird's das wohl 
ein Weg mit mehr Aufwand und Einschränkung. (Da habe ich selber noch 
keine Erfahrung)

[FPGA (Gast)]

Klakx schrieb:
> Bei Xilinx TEMAC unter FAQ:
>>Are there any pinout restrictions for the TEMAC core?
>
>>There are no pinout restrictions for the TEMAC core.
>
> Das ist also ein flexibeler IP. Du kannst ihn sicher an einen beliebigen
> IP hängen.
>
> Er wird aber vorzugweise über ein Standardinterface (RGMII) an einen
> externen PHY gekoppelt um auch 100X und 10X umzusetzen. Es soll mit GTP
> (sicher auch GTX bei 1.25 Gbps) funktionieren, jedoch wird's das wohl
> ein Weg mit mehr Aufwand und Einschränkung. (Da habe ich selber noch
> keine Erfahrung)

Hallo Klakx,

Danke für die Rückmeldung! Beim Durchlesen des GTX-User Manuals bin ich 
auf Seite 27 in der Fußnote auf folgenden Hinweis gestoßen:

--------------------------
4. GTX_DUAL tiles of column X1 must be used when connecting to the 
Ethernet MAC blocks or to the Integrated Block for PCI Express 
operation.
--------------------------

Bedeutet das also, dass ein HARD-MAC doch nicht mit jedem GTX verbunden 
werden kann?

Hier das Manual:

http://www.xilinx.com/support/documentation/user_guides/ug198.pdf

Gruß!
FPGA

[Klakx (Gast)]

sieht dann wohl so aus, dass du die auf Reihe X1 nehmen solltest 
(musst). Im Zweifelsfall mit Wizard was erstellen und bis zum Bitfile 
erstellen lassen.

[Christian R. (supachris)]

Das wichtigste steht bei Xilinx Uder Guides immer in den Fußnoten. 
Eigentlich reicht es fast, nur die zu lesen. Dann bist du wohl wirklich 
auf die X1 Spalte festgelegt. Hilfreich sind bei sowas immer die 
Schaltpläne der Xilinx-Demo-Boards.