1. Fehler :
die VHDL-Beschreibung ist falsch, bei Deiner Sensitivity-List
mit 4 Signalen erwartet die Synthese einen rein kombin.
Prozess, also nur eine Gatter-Beschreibung,
dann kommt aber plötzlich in Zeile 5 eine Taktabfrage -
das geht nicht
2. :
Ist die Statemachine extra oder soll sie in diesem
Prozess realisiert werden ? (Ich nehme mal an, da
gibts irgendwo noch einen Clock im Design???)
Warum muss "fusstaster" auf die steigende Flanke
abgefragt werden ?
Kann man hier nicht den Zustand '1' abfragen und dann
in einem folgenden State warten, bis "fusstaster" wieder
0 ist ?
andere Idee:
Fusstaster mit 2 Flip-Flops einlesen, dann ist eine synchrone
Flankenerkennung möglich, etwa so:
reg1 <= fusstaster; -- mit einem vorh. Clock eintakten
reg2 <= reg1,
if (reg1 ='1' and reg2 = '0') then -- steigende Flanke
...
evt. sind noch Maßnahmen zum entprellen erforderlich