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Forum: FPGA, VHDL & Co. Wann Packages


Autor: Spartakus (Gast)
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Moin.
Wie ist das nun eigendlich mir den componenten und Packages? Wann
sollte ich den VHDL - code in mein Toplevelmodell mit component und
wann als Package einbinden? Wo liegt der vorteil von Packages? Oder ist
es eher egal wie ich es mache?

Autor: Tobias (Gast)
Datum:

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Vorteil:
Du musst nicht extra die Componente in der architecture
declarieren( übersichtlicher ).
Typen, Funktionen und prozeduren, die oft benötigt werden müssen nicht
jedesmal neu in der architecture definiert werden. Können also
"global" in deinem Design verwendet werden.

Nachteil:
Naja extra Datei


Egal:
wenn du nur zugriff auf die komponente brauchst, kannst du die auch
direkt in  der Architecture ohne Instanziierung vor der begin anweisung
verwenden.
Beispiel:

Instanz: use entity DeineEntity(Deine Architecture) port map (....


So mach ich das immer

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