Hi. Ich bin grad über diesen Artikel gestolpert und wollte ihn euch nicht vorenthalten. Wenn das wirklich so realisiert werden kann, dann wird sich bestimmt bald die VHDL Community erweitern. aber enthaltene Versprechungen wie : "Nach Unternehmensangaben lässt sich aus lediglich 180 Codezeilen in Mitrion-C ein VHDL-Code mit bis zu 150 000 Zeilen generieren." Sind glaube ich sehr blauäugig, oder haben zur folge, das dies Programm nicht grad hochoptimiert im FPGA landet. Und hier ist der Artikel: http://www.eetimes.de/ed/news/showArticle.jhtml?articleID=168600755
Mir schlottern auch schon die Knie... aber wir sind doch so Kompetent... da haben wir nichts zu fürchten :-)
"Nach Unternehmensangaben lässt sich aus lediglich 180 Codezeilen in Mitrion-C ein VHDL-Code mit bis zu 150 000 Zeilen generieren." Nun für mich ist das Aufblasen von Code kein Qualitätsmerkmal, sondern im Gegenteil, ein Zeichen von grottenschlechter Optimierung. Abgesehen davon interessiert sich keine Sau für die Größe irgendwelcher Zwischenfiles, sondern darauf, was hinten rauskommt, kommt es an. Den Text müssen also irgendwelche absolut ahnungslosen PR-Fuzzies verzapft haben. Peter
"Dellson räumt ein: Gegenüber Designs mit optimiertem HDL-Code fallen mit dem Mitrionics-Ansatz entwickelte Schaltungen doppelt so groß aus. Der Compiler behält dabei so genannte 'Unrolling Loops' bei, bis der gesamte FPGA 'voll' ist. Um Paralleloperationen optimal zu nutzen, müssen Anwender deshalb große FPGAs mit durchschnittlich 6 Millionen Gattern oder mehr angehen." Ein Nischenprodukt. Mehr nicht.
>> Ein Nischenprodukt. Mehr nicht. Noch ist es eines, würde ich sagen. Aber die vielen "Inkonzistenzen" in der VHDL Sprache dürften wohl auch nicht der Weisheits letzter Stand sein. Und zweitens geht die Entwicklung ja weiter. Wenn damals in PC's noch 100Mb HD's ein Wunder waren, so arbeiten wir heute mit 100Gb HDs. Und schaut man sich heutige Software an, dann würde ich wohl behaupten wollen das die Software vor 10 Jahren mit einem Bruchteil der heutigen Resourcen das Gleiche effizienter auf langsammeren Rechnern auch erledigen konnte. Wenn das Produkt also marktreif ist wird es auch billige Giga-Gatter FPGA's geben. So ein Monster dann mit reinem handmade VHDL befüllen zu wollen wäre dann das gleiche wie heute Windows komplett in Assembler schreiben zu wollen. Auf alle Fälle ist es ein interessanter Ansatz denn die Jungs verfolgen. Gruß Hagen
Das hört sich ja fast genau so schlimm an wie CrapVIEW (www.ni.com/fpga/). Mindestens 6 Millionen Gatter...
Bei der gelegenheit fällt mir SystemC ein. Was ist damit eigendlich? Da hört man in letzter Zeit so wenig von. Ich dachte das wird bald den geschwätzigen Code VHDL und natürlich Verilog ablösen...
Kannst ja auch mal hier reinschnuppern, 30-Tage-Demoversion zum Runterladen: http://www.impulsec.com/
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