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Forum: FPGA, VHDL & Co. Zeitbegrenztes Signal in sequentieller Beschreibung


Autor: Dennis Senge (klopfer)
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Hallo,

ich will einen Impuls von 20 ns Dauer generieren. Habe schon versucht
mir den Schlüsselwörtern "for" und " after" zu arbeiten. hat aber
nicht geklappt.

Im Anhang ist die .vhd -Datei abgelegt. Die entsprechende Stelle ist
mit Sternchen markiert.

Wenn irgendjemand mir einen Tip geben, kann was ich falsch mache, wäre
ich sehr dankbar.

Ciao Klopfer

Autor: high_speed (Gast)
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t_pLoad <= '1';  --Generierung eines Impulses mit 20 ns Dauer
t_pLoad <= '0' AFTER 20 ns;  -- Ende des Impulses!

Ist nicht synthesefähig!

Das Schlüsselwort "AFTER" kann nur für Simulationszwecke verwendet
werden.
In einem FPGA existieren keine Monoflops.

Da bleibt dir nichts anderes übrig, diese 20ns vom Systemtakt
abzuleiten.

Was für ein FPGA / CPLD verwendest du.
Eingangstakt? PLL-Takt?

Holger

Autor: Dennis Senge (klopfer)
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Danke fuer die schnelle Hilfe.

Nun da ich weiß, dass in einem porgrammierbaren Logikbaustein keine
Monoflops realisiert werden können, habe ich mich auf den Systemtakt
kozentriert.

Gruß Dennis

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