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Forum: FPGA, VHDL & Co. Time2Digital Converter


Autor: Michael P. (Gast)
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Ich versuche einen Time2Digital Converter in VHDL auf einen Sparten 3E
Starterkit zu programmieren. Es sollen Zeiten bis 10ns in einer
Auflösung von 1ns gemessen werden.

1. Idee:

Reihe von Invertern/Treibern die das Signal um ihre Durchlaufzeit
verzögern (Delayline). Mit dieser Delayline wird mit dem START-Signal
versorgt. Beim Stopsignal wird der Aktuelle zustand der
Inverter/Treiber in FF gespeichert. Ist das in VHDL möglich.
(Kalibrierung und Auswertung soll auf PC erfolgen.

2. Idee:

Der FPGA erzeugt aus Start-, Stopsignal einen kurzen Nadelimpuls der
extern einen Kondensator läd. Die Spannung des Kondensators wird mit
einem externen AD-Wandler gemessen. (Möglichkeit ist von Hardware
aufwendiger daher nicht faforisiert)

Was meint ihr dazu?

Michael

Autor: Antti Lukats (truedream)
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1. ist definitive moeflich. und sehr "fun" mindestens für mich. man
muss ein bishen kamfen und tricks machen und sehr viele 'constraints'
benutzen, aber denn geht es

Antti
PS wo hast du die S3e kit bekommen? soweit ich weiss gibt es ja noch
probleme mit s3e silizium?

Autor: Michael (Gast)
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Sorry meinte natürlich Spartan 3.

Wie verhindert mann das die Treiber wegoptimiert werden? Ist mir nicht
ganz klar wie das in VHDL zu beschreiben ist.

Michael

Autor: Tobias O. (Gast)
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Was passiert, wenn man speziell das design mit den xilinx primitiven
aufbaut, die synthese erkennt dann doch nur diese komponenten als
"black box", und optimiert diese nicht weg ( nach meinem
Erkenntnisstand ). vielleicht ist das die Lösung.

Autor: Antti Lukats (truedream)
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wie schon fruher gesagt:

SEHR VIELE CONSTRAINTS !!

pdf datei cgd.pdf durchlesen !!
und dann experimentieren, und immer wider in FPGA Editor die resultat
prufen. So geht es.

es wirklich fun so was zu tun.

Antti

Autor: Michael P. (Gast)
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Die Datei war der richtige Tip. Danke. Hatte ja die Hofnung das es so
etwas schon fertig im Netz gibt. Naja mann kann nicht alles haben.

Michael

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