Hallo, guten Tag. Wie sieht eigentlich in Verilog eine nebenläufige Anweisung gegenüber ein Prozess aus ? Kann man mir mal bitte ein kurzes Beispiel zeigen , wo beides vorkommt? Woher kennt Verilog die verschiedenen Librarys? In Vhdl muss ich die ja immer reinsetzen, oder gibt es da in Verilog auch Librarys die man vorher deklarieren muss? library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; Danke. Gruss
Hallo Peter, Bibliotheken gibt es in Verilog nicht, also musst Du auch nichts "reinsetzen". Die Datentypen und Operatoren sind Teil der Spache Verilog selbst und nicht Bestandteil der Bibliotheken. Nebenläufig sind alle direkten Zuweisungen, die man mit assign einleitet, sowie alle strukturierten Prozeduren des Typs "always" (die man wohl am ehesten mit einem VHDL-Prozess gleichsetzen kann). assign a = b && c; assign d = e || f; always @(g, h) i = g && h; All das läuft zeitgleich nebenläufig ab. Einziger Unterschied: Die Variablen a und d in obigem Beispiel müssen von Typ wire sein und die Variable i von Typ reg, weil in Verilog der zu verwendente Datentyp von der Art der Zuweisung abhängt. Grüße, Harald
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