Forum: FPGA, VHDL & Co. Clock Signal ohne Clock net


von Daniel R. (dan066)


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Ich benutze ein Signal, das ziemlich asynchron von einer Komponenten 
ausgegeben wird als clock (also mit sig='1' and sig'event Abfrage) eines 
Zählers. Das async. Signal hat eine sehr lange Periode und ich will nur 
einmal pro Periode hochzählen (daher kann ich es nicht als clock-enable 
benutzen).
Die Frage ist:
Wie bringe ich XST dazu NICHT zu versuchen dieses Signal über das clock 
net zu leiten?
Im Moment tut XST das zwar nicht, ich bekomm nur eine Warnung bzgl clock 
skew. Kann ich irgendwie festlegen, dass ein Signal das wie ein clock 
Signal abgefragt wird (='1' and 'event) nicht wie ein clock Signal 
"behandelt" werden soll? Also dass mir der skew egal ist und es über 
eine normale Leitung laufen soll und nicht übers clock net?

von Gustl B. (-gb-)


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Gar nicht. Schön einsynchronisieren, Flanke erkennen und die dann zum 
Zählen verwenden.

von Daniel R. (dan066)


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Also mit zwei FFs um die Flanke zu erkennen und einem um das derived 
clock signal zu erzeugen. Danke;)

von Schlumpf (Gast)


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Daniel R. schrieb:
> einem um das derived clock signal zu erzeugen.

eher, um das ENABLE-Signal zu erzeugen ;-)

von Daniel R. (dan066)


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Schlumpf schrieb:
> eher, um das ENABLE-Signal zu erzeugen ;-)

Ach ja, sehr gut;)

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