AHDL/VHDL structural/behavioral Unterschiede

[Max M. (maxxmatt)]

Hi FPGA Experten,


Vieleich kann mir einer erklären weshalb es zu starken Unterschieden in 
der
Synthese zwischen verschiedenen Methoden kommt.


Entwuf eines Frequenzteilers von 8 Mhz auf 1us Impulse. Ich verwende 
Quartus 2 Version 14

Struktureller Entwurf mit AHDL (mit Altera Componenten LPM_Counter und 
DEFF)
sind 14 Elemente notwendig.


Struktureller Entwurf mit VHDL (mit Altera Componenten LPM_Counter und 
DEFF Primitives) hier sind 18 Elemente notwendig RTL sieht aber gleich 
aus.

Behavioral Entwurf mit VHDL mit gleichen Verhalten wie bei den anderen 
Modellen. RTL sieht völlig anders aus. Das Model braucht 19 Elemente
Es werden keine Latches erzeugt.

Ist es überhaupt möglich das ein Verhalten Model und sStruktur Modell 
gleich synthetisiert werden?

Vielen Dank  und Grüße


Max

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Max Mayer schrieb:
> Ist es überhaupt möglich das ein Verhalten Model und sStruktur Modell
> gleich synthetisiert werden?
Ja klar. Aber mindestens genauso unwahrscheinlich...

Denn schon eine gleiche Beschreibung bringt oft schon unterschiedliche 
Ergebnisse. Siehe dort unten: 
http://www.lothar-miller.de/s9y/archives/52-Kompakte-Flankenerkennung.html

[J. S. (engineer)]

Max Mayer schrieb:
> Ist es überhaupt möglich das ein Verhalten Model und sStruktur Modell
> gleich synthetisiert werden?

Das ist nicht nur möglich sondern zwangsläsufig der Fall. Voraussetzung 
ist allerdings, dass die Verhaltensbeschreibung indirekt exakt das 
erzwingt, was die konkrete Beschreibung ausdrücklich definiert. Das 
genau ist aber nicht immer (oder sagen wir ruhig "selten") der Fall. Das 
ist aber auch genau der Sinn, dass man bei einer Verhaltensbescheibung 
nur das beschreibt, was man haben will und nicht das, wie es aussehen 
soll, also gewisse Freiheitsgrade gezielt offen lässt. Deshalb macht man 
das ja so.

Ob also dasselbe rauskommt, hängt von der Vollständigkeit der 
Verhaltsbescheibung ab. Und in nicht wenigen Fällen ist es so, dass man 
rein mit VHDL nur über das Verhalten die spätere Struktur nicht voll 
festlegen kann. Aber wie gesagt, das ist ein Vorteil und nicht etwas ein 
Problem.