Xilinx hat vor einiger Zeit auf Vivado umgestellt. Für neue Designs wird nur noch Vivado empfohlen. Aber in der Industrie scheint es so, dass die Meisten noch mit ISE arbeiten. Liegt das mehr an der Gewöhnung oder an der Notwendigkeit, alte Designs zu pflegen? Lassen sich alte Designs nicht in Vivado übernehmen? Ist ISE noch zeitgemäss?
Vivado nutzt nicht den XST und kann damit nur fuer die neuen 7er FPGAs synthetisieren. ISE ist outdated und wird nicht weiterentwickelt. Das Mittel der Wahl fuer neue Designs auf alten FPGAs ist PlanAhead. Eigentlich sollte man aber nurnoch die neuen FPGAs nutzen da auch der XST (den auch PA nutzt) nicht mehr gross weiterentwickelt wird, zunibdest bekommt er keinen Support fuer die neueren VHDL Standards.
Vivado kann bisher nur 7-series FPGAs und Zynqs. Wenn man also Virtex<=5 oder Spartan<=6 hat muss man ISE benutzen. Für neue Designs kann man sich überlegen ob man 7-series benutzt, die Artix sind aber auch teurer als Spartan-6 und die Verfügbarkeit finde ich nur so mittelmäßig. Gewöhnung kommt natürlich noch dazu. Die größte Umstellung ist XDC statt UCF. XDC (= Tonnen von TCL-Anweisungen) ist ziemlich komplex, das scheint nicht so gedacht zu sein dass man das selber mit einem Texteditor erstellt.
isenutzer schrieb: > Vivado kann bisher nur 7 Nein, nicht bisher. Support fuer die alten Serien ist nicht geplant.
Guest schrieb: > Vivado nutzt nicht den XST und kann damit nur fuer die neuen 7er FPGAs > synthetisieren. ISE ist outdated und wird nicht weiterentwickelt. Das > Mittel der Wahl fuer neue Designs auf alten FPGAs ist PlanAhead. Planahead nutz keine Tools der ISE? Ich hab jahrelang mit ISE-tools gearbeitet, kaum mit dem proj-navigator alles auf make-flow optimiert. Seit einigen Wochen schaue ich mir Vivado an und bin viel am fluchen. -jünger als ISE und damit auch noch voll mit bugs (bspw streigt die programmierung wenn ein leerzeichen im Pfad ist -läuft deutlich langsamer und scheint die Stabilität des gesemten PC's zu schwächen. Wenn vivado synthetisiert kann ich kaum was anderes (PDF-lesen) machen. -Vorteile habe ich für mich noch keine erkennen können, optimale designs habe ich auch mit der ISE erreichen können -Beim Simulator war im default range-check abgestellt. Hat mich grad ein paar Stunden gekostet rauszufinden warum vivado das halbe design wegoptimiert (weil logic constant 0) ohne genau die Stelle zu benennen und isim keine Fehler zeigt. -auf mein negatives feedback hin hat Xilinx auch keine Vorteile benennen können ausser das jetzt alle Tools besser verzahnt wären und die ISE-Architektur zu alt gewesen wäre. Für Einsteiger mag der workflow jetzt "smoother" sein, ich dagegen raufe mir dagegen die Haare über den ungehobelten Monolithen mit jeder Menge Kinderkrankheiten. Da für mich in der Kernfunktion -synthese/Implementierung von FPGA's" keine Vorteile erkennbar sind Diskussion über zeitgemäß oder nicht hinfällig. Aus meiner Sicht macht Vivado den Job nicht besser als ISE aber zwingt mir jede Menge "Unreife", Performanceverluste und das erlernen neuer Moden (script statt ucf) auf. MfG,
Fpga Kuechle schrieb: > Planahead nutz keine Tools der ISE? Doch? PA ist Replacement fuer den Project Manager. Dort funktioniert halt wenigstens die Schaltplan anzeige es gibt ne FPGA Ressource Anzeige und einige neue features. Es ist ausserdem komplett mit TCL skriptbar und fluessiger als der Projekct Manager. Vor allem die Skriptbarkeit erleichtert das Versionieren der Projektfiles erheblich :)
Guest schrieb: > Vor allem die Skriptbarkeit > erleichtert das Versionieren der Projektfiles erheblich :) Also kein Vorteil für die, die schon mit Makefiles arbeiten...
Duke Scarring schrieb: > Also kein Vorteil für die, die schon mit Makefiles arbeiten... Welch Wunder. Mit dem Argument ist auch Windows 7 nicht besser als Win 95, zumindest fuer die, die schon mit Linux arbeiten. Gerade manuelle Ressourcenzuteilung im FPGA moechte ICH nicht selbst schreiben. Dafuer benutzt man halt PA.
Fpga Kuechle schrieb: > Seit einigen Wochen schaue ich mir Vivado an und bin viel am fluchen. Willkommen im Club! Ich empfehle meinen Kunden derzeit nur Altera, soweit sie nicht mit älteren ISE-fähigen Bausteinen arbeiten. Die 6er-Serien Spartan und Virtex sind ja recht stabil - aber lange wird man daran nicht mehr festhalten können. Wenn Xilinx das Vivado nicht in einem Jahr stabil bekommt, haben sie echt ein Problem. Ich habe jetzt aus mehreren Abteilungen von ex-Kunden gehört, dass sie auf Altera umstellen. Hat eigentlich schon mal jemand System Generator und Vivado verwendet?
Jürgen S. schrieb: > Willkommen im Club! Ich empfehle meinen Kunden derzeit nur Altera Und ich bin froh, dass ich gerade mit Lattice rummache... ;-)
Jürgen S. schrieb: > Fpga Kuechle schrieb: > Seit einigen Wochen schaue ich mir Vivado an und bin viel am fluchen. > > Willkommen im Club! Ich empfehle meinen Kunden derzeit nur Altera, > soweit sie nicht mit älteren ISE-fähigen Bausteinen arbeiten. Die > 6er-Serien Spartan und Virtex sind ja recht stabil - aber lange wird man > daran nicht mehr festhalten können. > > Wenn Xilinx das Vivado nicht in einem Jahr stabil bekommt, haben sie > echt ein Problem. Ich habe jetzt aus mehreren Abteilungen von ex-Kunden > gehört, dass sie auf Altera umstellen. > > Hat eigentlich schon mal jemand System Generator und Vivado verwendet? Werden die 7er nicht von PlanAhead unterstuetzt?
Guest schrieb: > Werden die 7er nicht von PlanAhead unterstuetzt? Nur die ersten, die damals schon auf dem Markt kamen. Ich nutze auch VIVADO, weil ich mittlerweile einige Artix Designs habe, kann mich aber über Stabilität nicht beschweren. OK, logisch bedienbar ist das Ding nicht, aber mit Notepad++ als Editor und Build über TCL durchaus einsetzbar. Und die gleichen Designs sind bei VIVADO schneller und brauchen weniger Strom. Da hat sich schon was getan. Der Simulator ist ein Witz, schnarchlangsam und wenig Features, aber wir haben eine ModelSim Lizenz. Der Hardware-Manager geht auch nur nach Lust und Laune, wird aber besser. Ich erzeuge aber die Flash Files über promgen, das klappt mit den VIVADO Bit Files genauso. Aber es gibt echt ein paar nervige Bugs, zum Beispiel haben die immer noch hinbekommen, die Simulation des MGT im Artix mal ordentlich zu machen, das braucht ewig bis der initialisiert ist, da simuliert selbst ModelSim 40 Minuten rum erst mal. Beim ISE Modell war das um Größenordnungen schneller.
Christian R. schrieb: > Und die gleichen Designs sind bei VIVADO schneller > und brauchen weniger Strom. Hast Du da einen direkten Vergleich? Also daselbe design für den selben FPGA mal unter ISE und zum Vergleich unter Viva-Doh! synthetisiert/implementiert? Nach meiner Erfahrung kann Vivado hinsichtlich maximaler Frequenz nichts anderes machen als ISE auch. ISE schafft optimales Routing auch, muß man aber manchmal auf die Sprünge helfen mit Location constraints für die kritischen Abschnitt. Stromaufnahme ist m.E. nach vorrangig von der Herstellertechnologie abhängig und wenig von der Schaltungsimplementierung. Um das zu vergleichen muß für den gleichen FPGA synthetisieren und die Stromaufnahme ausmessen. ISE beherrscht auch low-power zielendes mapping, also beispielsweise BRAM's etc möglichst in einen "Quadranten" o.ä. zu konzentrieren um die unbenutzten Quadranten abzusachleten und so Leckströme zu vermeiden. MfG,
Guest schrieb: > Fpga Kuechle schrieb: >> Planahead nutz keine Tools der ISE? > > Doch? PA ist Replacement fuer den Project Manager. OK, im textuellen context sah dein posting so aus, also ob PlanAhead eine Alternative zur ISE bzgl. Synthese/Implementierung sei. Bei einem Vergleich ISE/Vivado ist der projektnavigator eher uninteressant, da interessieren Kenndaten wie Tool-laufzeit, fläche und timing closure der Implementierung. Hat da der PlanAhead-ISE im Vergleich make-ISE oder profnavi-ISE Vorteile? MfG,
Fpga Kuechle schrieb: > Guest schrieb: >> Fpga Kuechle schrieb: >>> Planahead nutz keine Tools der ISE? >> >> Doch? PA ist Replacement fuer den Project Manager. > > OK, im textuellen context sah dein posting so aus, also ob PlanAhead > eine Alternative zur ISE bzgl. Synthese/Implementierung sei. > > Bei einem Vergleich ISE/Vivado ist der projektnavigator eher > uninteressant, > da interessieren Kenndaten wie Tool-laufzeit, fläche und timing closure > der Implementierung. Hat da der PlanAhead-ISE im Vergleich make-ISE oder > profnavi-ISE Vorteile? > > MfG, Nein aber PA ist wenigstens als GUI benutzbar. Der Schematic Viewer funktioniert, es ist alles schön skriptbar und schön aufgeräumt. Außerdem scheint es eher auf die Benutzung eines externen Editors ausgelegt zu sein. Mangels Hardware habe ich Vivado noch nicht benutzen können. Ich finde es schade, dass die neue Toolchain nicht mit den alten Bausteinen umgehen kann.
Fpga Kuechle schrieb: > Hast Du da einen direkten Vergleich? Also daselbe design für den selben > FPGA mal unter ISE und zum Vergleich unter Viva-Doh! > synthetisiert/implementiert? Ja hab ich. Ein Artix 7 Design mit GTP. Ich hatte das im ISE angefangen und weil da dann Stillstand verkündet wurde, in VIVADO weiter gemacht. ISE hatte öfters Probleme, das Timing zu halten (intern 125MHz, teilweise 250MHz am MGT). Die Stromaufnahme (sowohl XPE/VIVADO Schätzung als auch gemessen) sank von 2,5 Watt auf 1,6 Watt. Mit einer neueren Version von VIVADO ist die Stromaufnahme bei gleichem Design nochmal um reichlich 200mW gesunken. Die Marketing-Zahlen werden zwar nicht erreicht, aber bei meinem Design war es deutlich.
Christian R. schrieb: > Ja hab ich. Ein Artix 7 Design mit GTP. Die Energieeinsparung kann aber auch speziell durch die MGT-Konfiguration begründet sein. Ich denke nicht, das man das verallgemeinern kann. 2000 Vivado-Flipflops werden nicht weniger Strom brauchen als 2000 ISE-Flipflops. Duke
Das sicher nicht, zumindest wenn sie immer am Takt liegen, aber die haben ja kräftig an dieser dynamischen Taktung geschraubt, das konnte ISE noch nicht so richtig. Wie gesagt, identisches Design, gravierende Abweichung.
@supachris Hast du die Stromaufnahme auch mal gemessen, oder ist das nur der Wert den dir ISE/Vidvado ausspuckt? WiMan
Wie schon geschrieben auch gemessen, wir haben an dem Prototypen eine Strommessung dran. Fühlen kann man das auch, der Artix wird bei 5GBit/s GTP immer noch ordentlich warm.
Christian R. schrieb: > Fpga Kuechle schrieb: >> Hast Du da einen direkten Vergleich? Also daselbe design für den selben >> FPGA mal unter ISE und zum Vergleich unter Viva-Doh! >> synthetisiert/implementiert? > > Ja hab ich. Ein Artix 7 Design mit GTP. Ich hatte das im ISE angefangen > und weil da dann Stillstand verkündet wurde, in VIVADO weiter gemacht. > ISE hatte öfters Probleme, das Timing zu halten (intern 125MHz, > teilweise 250MHz am MGT). Die Stromaufnahme (sowohl XPE/VIVADO Schätzung > als auch gemessen) sank von 2,5 Watt auf 1,6 Watt. Mit einer neueren > Version von VIVADO ist die Stromaufnahme bei gleichem Design nochmal um > reichlich 200mW gesunken. Danke für die Zahlen - sehr aufschlußreich und da sie von Dir kommen, bestimmt belastbarer als Miraculöse Marketing Zahlen. Hast Du vielleicht noch die Versionsnummer der ISE parat? Ich teile die Skepsis Lothars bezüglich der Übertragbarkeit auf MGT-lose Designs. Die MuliGigabit Transceiver sind schon ziemliche Heißläufer, mit ein bißchen "Produktreife" hat man da sicher Einsparpotential gefunden. Bei FF ist das eher nicht zu erwarten. Und ob es wirklich nicht möglich sei der ISE stromsparen beizubringen ist auch fraglich. Das neue Architekturprinzip von Vivado (" With Vivado there is one single data model - the design is “in-memory” at all times") klingt jetzt nicht danach als wenn das für "not that much power" unbedingt nötig gewesen wäre. > ISE hatte öfters Probleme, das Timing zu halten (intern 125MHz, > teilweise 250MHz am MGT). Hm ich hatte ähnliche schnelle takte am MGT + 250 MHZ zum externen SRAM 2008 mit ISE+synplify gemacht und keine übermäßigen Probleme. Auf Reset's verzichtet wo möglich, auf Logictiefe geachtet und 1/2 handgesetzte constraints - fertig. War aber nicht Artix sondern Virtex-5 (speedgrad 1). MfG,
Fpga Kuechle schrieb: > Hast Du vielleicht > noch die Versionsnummer der ISE parat? Das war die 14.7 denn vorher war der GTP Wrapper noch mehr buggy. Am Data Model liegt das sicherlich nicht, und auch nicht alleine am GTP, die meiste Erparnis war meiner Erinnerung nach an den BRAMs, da hat sich auch in VIVADO dann nochmal einiges getan. Und da wir fast alle nutzen, bringt das schon was. Der GTP ist ja nur ein Wrapper für den hard-block, da passiert nicht viel. Theoretisch kann man den auch ohne den IP Core verdrahten, wenn man auf Schmerzen steht.
Duke Scarring schrieb: > 2000 Vivado-Flipflops werden nicht weniger Strom brauchen als 2000 > ISE-Flipflops Gewisse Unterschiede gibt es da schon. Eine intelligentere Synthese, speziell der Mapper / PAR sind in der Lage, die Funktionen besser zu verteilen, dass die Pfade so optimiert werden, dass z.B. kein weiteres Taktnetzt verwendet werden muss. Der Wesentliche Unterschied ist aber der, dass es bei einem besseren Routing auch ohne redundante FFs gelingt, das Timing zu treffen und es dadurch einfach weniger werden. Der Umstand, dass Xilinx immer wieder propagiert, dass die Designs schneller werden, zeigt ja, dass da noch Potenzial ist. Synthesetools von Drittherstellern liefern mitunter kleiner UND schnellere Designs, als XST.
Jürgen S. schrieb: > Duke Scarring schrieb: >> 2000 Vivado-Flipflops werden nicht weniger Strom brauchen als 2000 >> ISE-Flipflops > > Gewisse Unterschiede gibt es da schon. Eine intelligentere Synthese, > speziell der Mapper / PAR sind in der Lage, die Funktionen besser zu > verteilen, dass die Pfade so optimiert werden, dass z.B. kein weiteres > Taktnetzt verwendet werden muss. Hm ich hab mal gelernt das map und par nicht zu der Synthese gehört. Viel Intelligenz mag ich auch nicht in einem Algorithmus erkennen, der die Lage der FF möglichst lokal optimiert um sie in weniger Takt-quadranten zu pressen. Das ist eher eine Frage der FPGA-technologie einen möglichst feingranulares Taktbaum zu implementieren. > > Der Wesentliche Unterschied ist aber der, dass es bei einem besseren > Routing auch ohne redundante FFs gelingt, das Timing zu treffen und es > dadurch einfach weniger werden. Redunande FF? Was soll das sein? das einzige was mir dazu einfällt wären duplizierte FF um das Fanout zu minimieren. Das ist aber eher selten der Fall. Ich hab allerdings beobachtet das man bessere (stromsparende) designs erhält wenn man auf Area und nicht auf timing optimiert. Das geht aber auch mit der ISE. So arbeite ich prinzipiell mit Ziel area und von das timing nicht stimmt such ich den kritischen Pfad raus, schalte timing optimierung ein, schau mir den Pfad erneut an und sorge mit passenden constraints dafür, das es auch mit Rückschalten in Area mode wieder funktioniert. MfG,
Um mal wieder zur Frage zurückzukommen: FPGA-Neuling schrieb im Beitrag #4132417: > Ist ISE noch zeitgemäss? Meiner Meinung nach: Weitgehend JA! Du kannst die "älteren" FPGAs (z.B. Virtex-5) einfach nicht mit Vivado verwenden. Daher habe ich noch mit ISE arbeiten müssen. Das geht durchaus. Das Design lief mit 250 MHz, vielen DSPs, 2 mal 12-bit LVDS parallel nach draussen etc. etc. Ich merkte schon, dass ISE ziemlich an die Leistungsgrenze kam. Kleinere Veränderungen im Design haben oft an ganz anderen Stellen dann zu Timingproblemen geführt. Da war dann oft Handarbeit gefragt um ein paar FFs zu verschieben, damit ISE das wieder hinbekommt. Wobei ich leider nicht sagen kann, obs mit Vivado soviel besser geworden wäre. Entsprechend den Versprechungen von Xilinx, würde ich aber, sofern möglich, grundsätzlich Vivado bevorzugen. ISE wird nicht mehr weiterentwickelt und über die Jahre hinweg haben sie auch viel dazugelernt, was in Vivado drin sein sollte.
zur Ueberschrift, es ist alles noch viel schlimmer momentan: * ISE ist insofern noch zeitgemaess, als dass alles bis Spartan6 nur unter ISE laeuft * ISE laeuft wohl nicht (gescheit) unter Win8, zum Glueck aber unter Linux * Auch bei Altera sieht's nicht soooo viel besser aus: Quartus mit Unterstuetzung fuer Cyclone III laeuft wohl nicht (gescheit?) unter Win 8 (laeuft aber wohl gut unter Linux) * ergo: Aktuelles Quartus (was Win8 unterstuetzt) unterstuetzt kein Cyclone III * Lattice Diamond unterstuetzt mit der freien Lizenz welche FPGAs? Ich habe hier einen Design mit ECP2... (sollte auch unter Win8 tun, gab bei Diamond 3 aber Probleme weil ich den Virenscanner hier unter Win nicht deaktivieren kann)... Im Moment scheinen wir da ein bisschen am ausgestreckten Arm zu verhungern... Wir stellen in der Fa. dieses Jahr auf Win8 um, zum Glueck kann ich eine VM mit Linux (Ubuntu 14.04) kriegen. Damit kann ich die alten Designs wenigstens weiter pflegen. Zum simulieren (Modelsim PE) muss ich dann halt auf Win8 (laeuft nicht unter Linux) oder gehe auf GHDL. Dann kann sich Mentor halt die Lizenz sonstwohin schieben, dann mache ich alles unter Linux-VM. Gottseidank mache ich das programmieren bei fast allen Plattformen per uC und Ethernetverbindung, sonst muesste ich mich mit den Flash-Tools auch noch rumschlagen. Und dann habe ich noch die uC-Toolchains an der Backe... (TI CC und Atmel Cortex sollten ja unter Linux und Win8 laufen). Da werden wieder echt Stunden in der Fa. verbraten...
berndl schrieb: > Im Moment scheinen wir da ein bisschen am ausgestreckten Arm zu > verhungern... Wir stellen in der Fa. dieses Jahr auf Win8 um, NEVER CHANGE A WIN(NING) SYSTEM. Bleibt bei Win 7 solange, bis die benötigte Software auf dem OS stabil eingeschwungen ist. Fpga Kuechle schrieb: > Viel Intelligenz mag ich auch nicht in einem Algorithmus erkennen, der > die Lage der FF möglichst lokal optimiert Das Ganze hat viel mit den fest verbauten Resourcen wie Multiplier und RAMs zu tun sowie der Verdrahtung nach Aussen. Das kann man schon mehr oder weniger schlau machen, bis hin zu einer Sackgasse. Fpga Kuechle schrieb: > Redunande FF? Was soll das sein? Wenn Du ein Signal links und rechts im FPGA brauchst, haut es mit dem Routing nicht hin. Dann macht man aus einem FF eben 2 oder mehr und zieht sie an die betreffende Stelle. Das Signal wird eine Stufe weiter vorne abgegriffen.
Jürgen Schuhmacher schrieb: > berndl schrieb: >> Im Moment scheinen wir da ein bisschen am ausgestreckten Arm zu >> verhungern... Wir stellen in der Fa. dieses Jahr auf Win8 um, > > NEVER CHANGE A WIN(NING) SYSTEM. Bleibt bei Win 7 solange, bis die > benötigte Software auf dem OS stabil eingeschwungen ist. tja, da habe ich nicht viel zu melden... Win7 gibt es nicht mehr neu zu kaufen, wenn also mein PC die Graetsche macht, dann ist sein Nachfolger ein Win8-PC... OK, ich habe auch noch den Laptop. Nee, ich werde mal in den naechsten Wochen alles unter Win8 probieren und gleich auch in der VM unter Linux installieren (habe einen 2. PC schon unterm Schreibtisch stehen). Zumindest ISE+Quartus habe ich schon seit langem unter Linux problemlos am laufen (das funzt...), Lattice muss ich mal probieren. Und wie gesagt, wenn das unter Linux alles laeuft, dann ist der naechste Kandidat Modelsim-PE. Wenn ich das alles unter Linux hinbekomme (was ich nicht bezweifle), dann ist Mentor draussen, weil ich demnaechst alles bzgl. FPGA unter Linux machen werde (GHDL habe ich privat schon seit Jahren am laufen, und seit etwas ueber 1 Jahr ist in dem Projekt auch wieder richtig Dampf drin!). Immerhin knapp 2000 EUR pro Jahr Lizenzen gespart! Ich bin echt mal gespannt, ob Xilinx die Masche: Vivado nur fuer Gen7-Chips, keine Updates mehr fuer ISE und alles <Gen7 durchhaelt. Das ist doch Wahnsinn! Ich habe >100 Kisten draussen im Feld, die sogar noch auf einem ollen Spartan3 oder Spartan3E basieren. Und ich werde die naechsten Tage eine neue FW fuer diese Kisten ausliefern, komplett neue Funktion, 1000 EUR gespart! Einfach die alte Kiste (Taschenbuchgroesse) reflashen. Und die Kisten stehen in D, F, USA, AUS, JP, CN, IN, ...
Jürgen Schuhmacher schrieb: > Fpga Kuechle schrieb: >> Redunande FF? Was soll das sein? > Wenn Du ein Signal links und rechts im FPGA brauchst, haut es mit dem > Routing nicht hin. Dann macht man aus einem FF eben 2 oder mehr und > zieht sie an die betreffende Stelle. Das Signal wird eine Stufe weiter > vorne abgegriffen. Okay, Du meinst delay transfer bei register balancing. Bspw, ein FF nach LUT wird zu 4/6 FF vor den LUT-Eingängen. Danke für die Erläuterung. MfG,
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