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Forum: Mikrocontroller und Digitale Elektronik Delay time beim io port toggle


Autor: Tobi as R. (Gast)
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Hallo,
weiß jemand wielange ein mit 16Mhz getakteter AtMega128 braucht,um von
Low->High und High->Low umzuschalten? Ist die Flanke innnerhalb der
62.5nS?

Autor: Simon K. (simon) Benutzerseite
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Kommt drauf an, was für eine (kapazitive) Last der Portpin treiben
muss..

Autor: Simon K. (simon) Benutzerseite
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Achja: Lass den Port togglen, häng ein oszi dran und dann probier ein
paar kondensator gegen masse aus. 1pF, 10pF, 100pF 1nF.. usw

Autor: Simon K. (simon) Benutzerseite
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Hier mal eine Aufnahme von einem Mega48, 8Mhz Toggle-Frequenz, ohne Last
(Leider nur Steckbrett)

Autor: Simon K. (simon) Benutzerseite
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Und testweise mit 100nF "Last" am Ausgang

Autor: Martin G. (Gast)
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Hallo!

Ein normaler Zugriff auf die Ports braucht doch 2 Takte ??

Wie groß die Verzögerung ist, weiß ich nicht, aber sie scheint
zumindest sehr symmetrisch zu sein.

Simon, irgendwas stimmt bei deinen Flanken nicht, schau dir mal meine
an: etwa 20ns für H->L, unbelastet.

servus,
Martin

Autor: Simon K. (simon) Benutzerseite
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Was hast du denn für ein Chip benutzt?

Autor: Martin G. (Gast)
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Hallo!

90S2313,SO20 datecode 9850, also schon etwas betagt...
durchgängige Massefläche auf der Rückseite
VCC abgeblockt mit 2x330n

Messung an Portpin als Clock-Leitung zu einem externen A/D, ca. 6-7mm
lang, 12mil

(war gerade noch 'rumgelegen...)

servus,
Martin

Autor: Simon K. (simon) Benutzerseite
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1:10 Tastkopf verwendet?, und ich habn Steckbrett benutzt.. Hm okay.

Autor: Martin G. (Gast)
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Hallo!

Ja, die 1:10'er, die dabei waren. Sind bis 100MHz spezifiziert, wie
der Rest vom Oszi.

Steckbrett kann ich leider nicht ausprobieren, hab' nur SMDs

servus,
Martin

Autor: Simon K. (simon) Benutzerseite
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gut, ich messe im moment noch 1:1. Hab da wohl vergessen ne Kapazität
mit anzugeben ;)

Autor: Winfried (Gast)
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Dran denken: Port von 0 auf 1 schaltet zu einem anderen Zeitpunkt
während der Befehlsausführung, als 1 auf 0. Ich meine, der eine in der
Mitte des Befehls, der andere am Ende.

Autor: Olaf Kindel (olaf_k)
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@Winfried:
Bist Du da sicher? Alle neueren AVRs haben doch sync-Latches. Das
gesetzte/gelöschte Bit sollte genau einen Taktzyklus (+ ein paar
Nanosekunden für die Anstiegszeit) nach Beendigung des Schreibbefehls
(sbi/cbi/out) am Port erscheinen.

MfG Olaf

Autor: Winfried (Gast)
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@Olaf: Beim ATTiny12 bin ich mir sehr sicher. Da habe ich ausführlich
gemessen. Gearbeitet hab ich mit sbi/cbi.

Autor: Winfried (Gast)
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Hallo,

hab nochmal in meinen Unterlagen nachgeschaut:

SBI - schaltet nach 1.Takt
CBI - schaltet am Ende des 2.Taktes

(ATTiny 12, vermutlich bei anderen Prozessoren genauso)

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