Xilinx XC2C384 Abblockkondensatoren

[Sawyer M. (sawyer_ma)]

Hi alle zusammen,

leider findet man in den ganzen Datasheet nicht was es für 
Abblockkondensatoren für den oben genannten CPLD benötigt.

Im Bild oben habe ich mal den von mir beschalteten CPLD eingefügt. Sind 
die Kondensatoren gut gewählt?

VCCIO 1... sind genau gleich Abgeblockt. Ist das auch so zu machen?

Des Weiteren Habe ich die Frage warum VCCIO1, 3, 4 nochmals unterteilt 
sind in z.B. VCCIO1_1 VCCIO1_2. Kann ich diese Bänke mit zwei 
unterschiedlichen Spannungen versorgen?


Vielen Dank für eure Hilfe. Bin absoluter CPLD Anfänger und bin um jede 
Hilfe sehr dankbar.

Grüss

[Falk B. (falk)]

@Sawyer Ma (sawyer_ma)

>leider findet man in den ganzen Datasheet nicht was es für
>Abblockkondensatoren für den oben genannten CPLD benötigt.

Des Standardprogemm. 100nF an jedes VCC/GND Paar.

>Im Bild oben habe ich mal den von mir beschalteten CPLD eingefügt. Sind
>die Kondensatoren gut gewählt?

Diese Kaskaden kann man sich sparen. Nimm 3x100nF in 0603 oder so und 
gut.

>VCCIO 1... sind genau gleich Abgeblockt. Ist das auch so zu machen?

Wenn nur wenig an den IOs dranhängt und keine allzu großen 
Schaltfrequenzen im Spiel sind (kleiner 20-50 MHz), dann reicht auch mal 
1x100nF / VCC_IO Bank.

>Des Weiteren Habe ich die Frage warum VCCIO1, 3, 4 nochmals unterteilt
>sind in z.B. VCCIO1_1 VCCIO1_2. Kann ich diese Bänke mit zwei
>unterschiedlichen Spannungen versorgen?

Nein, es gibt nur mehrere Anschlüsse für eine bessere, hf-taugliche 
Stromversorgung.

https://www.mikrocontroller.net/articles/Kondensator#Entkoppelkondensator

[Spice (Gast)]

Hi,

das ist soweit ok. Wichtig ist, die Corespannung gut abzublocken und es 
kommt natürlich auf die Leiterbahnführung an (VCC Plane, oder 
Leiterbahnen). Ich würde in der Nähe vom Xilix noch ein bis zwei Tantals 
oder etwas größeren keramische Kondensatoren (evt. 10-22u) platzieren an 
VCC... Eigentlich ist es ja üblich pro VCC Pin min. einen 100nF zu 
platzieren, aber deine Beschaltung ist soweit ok...

Gruß Spice

[Olaf (Gast)]

> leider findet man in den ganzen Datasheet nicht was es für
> Abblockkondensatoren für den oben genannten CPLD benötigt.

Vermutlich hat Xilinx ein eigenes Datenblatt dafür weil dieses Thema bei 
diesen Bausteinen besonders wichtig ist.

> Vielen Dank für eure Hilfe. Bin absoluter CPLD Anfänger und bin um jede
> Hilfe sehr dankbar.

Mach einen 10 bis 100nF (je nach geschmack) in 0603 so nah wie moeglich 
an jedem VCC/GND Paar!

> Wenn nur wenig an den IOs dranhängt und keine allzu großen
> Schaltfrequenzen im Spiel sind (kleiner 20-50 MHz), dann reicht auch mal
> 1x100nF / VCC_IO Bank.

Das stimmt nicht. Die Schaltfrequenz ist unerheblich. Entscheidend ist 
die Anstiegszeit der Signale und die ist immer schnell. Also nicht mit 
Kondensatoren sparen.

Olaf

[Falk B. (falk)]

@Olaf (Gast)

>Vermutlich hat Xilinx ein eigenes Datenblatt dafür weil dieses Thema >bei
>diesen Bausteinen besonders wichtig ist.

Nö, der ist alles andere als taufrisch und man muss da nicht das 
Nervenflattern kriegen.

>> Wenn nur wenig an den IOs dranhängt und keine allzu großen
>> Schaltfrequenzen im Spiel sind (kleiner 20-50 MHz), dann reicht auch mal
>> 1x100nF / VCC_IO Bank.

>Das stimmt nicht.

Sagt wer?

> Die Schaltfrequenz ist unerheblich.

Nein. Wir reden hier nicht über das Thema Wellenwiderstand sondern 
Entkopplung der Stromversorgung.

[Olaf (Gast)]

> Nö, der ist alles andere als taufrisch und man muss da nicht das
> Nervenflattern kriegen.

Und? Wenn es unötig wäre hätte sich der Hersteller ja die ganzen 
Anschluesse am Gehäuse sparen koennen. Ansonsten siehe hier: (Seite3)

http://www.xilinx.com/support/documentation/application_notes/xapp158.pdf

> Sagt wer?

Die Physik.

> Nein. Wir reden hier nicht über das Thema Wellenwiderstand sondern
> Entkopplung der Stromversorgung.

Da gilt das ganz genauso. Sonst haengt deine Masse irgendwann auf 
halbacht weil der CPLD die hochzieht.

Olaf

[Sawyer M. (sawyer_ma)]

Vielen vielen Dank euch allen. Wie immer bestens beraten worden. Super 
Forum:). Dann gehts jetzt ans Layouten :)

[Falk B. (falk)]

Siehe auch Stromversorgung für FPGAs

Der CPLD ist um mehrere Nummern kleiner als das FPGA im Artikel!

[Sawyer M. (sawyer_ma)]

Falk Brunner schrieb:
> Siehe auch Stromversorgung für FPGAs
>
> Der CPLD ist um mehrere Nummern kleiner als das FPGA im Artikel!

Das bedeutet?

[Sawyer M. (sawyer_ma)]

Eine Frage habe ich noch. Ich finde es mal wieder nirgends in den 
Datenblaettern. Für was ist der Vaux Ausgang an PortPin 8 ?

Desweiteren ist mir die Funktion des DataGate Enable noch nicht ganz 
schluessig?


Vielen Dank fuer eure Hilfe und einen guten Start in den Montagmorgen ;)

[Duke Scarring (Gast)]

Sawyer Ma schrieb:
>> Der CPLD ist um mehrere Nummern kleiner als das FPGA im Artikel!
> Das bedeutet?
Das man es mit dem Aufwand nicht übertreiben muss.

> Für was ist der Vaux Ausgang an PortPin 8 ?
DS095 (v3.2) Seite 3:

VCCAUX
Supply voltage for JTAG programming 
min: 1.7 V
max: 3.6 V

Also nix Ausgang, sondern Eingang.

Duke