Xilinx PlanAhead Fehler bei "fixed instances"

[Incanus (Gast)]

Hallo,
ich habe folgendes Problem:
Ich habe ein relativ großes Projekt und möchte Teile dieses Projektes 
gerne regional (Chipfläche) begrenzen und , sofern diese erfolgreich 
synthethisiert,..., geplaced etc. wurden, auch fixieren, sodass das Tool 
diesen Vorgang nicht jedesmal wiederholen muss und auf diese fertigen 
Sachen zurückgreifen kann.
Hierfür habe ich bereits pBlocks angelegt, constraints definiert und 
alles durchrechnen lassen. Das ganze funktioniert auch prima bis hier 
her.
Jetzt das Problem: Ich möchte diese pBlocks nun fixieren.
Das ganze funktioniert ja (theoretisch) über Markieren Rechklick --> fix 
instances.
Hierbei erhalte ich folgende Fehlermeldung:
" Cannot mark the 'site' location of instances fixed, Bel does not match 
with the valid locations at which this inst can be placed "

Ich habe dazu leider nur einen Forenbeitrag im Xilinx Forum gefunden, 
bei dem das Problem mit dem Update der Version behoben wurde. Diese 
Lösung gilt aber für Vivado, ich nutze allerdings noch die ISE mit dem 
dort integrierten PlanAhead (Ise Version 14.5, Plan Ahead Version 14.5).

Jetzt habe ich versucht, "Teile" des PBlocks separat zu fixieren. Bei 
den meisten dieser Teile funktioniert das auch (ich rede hier von 
Primitives), was aber 1. sehr Zeitaufwendig ist und 2. bei einigen 
erhalte ich eine gesonderte Fehlermeldung:
Beispiel:
" Cannot mark the 'bel' location of instances fixed, 'Element 
SLICE_X66Y112.B5LUT can not be used as a route-through for net xy 
because a RAM or shift register is placed there' "

Wenn ich speziell danach suche, ob es möglich ist aufgrund von RAM oder 
shift registern, finde ich leider nichts brauchbares.
Kann mir jemand sagen, ob das generell eventuell nicht möglich ist 
(aufgrund dieser Meldung), oder ob ich das umgehen bzw. beheben kann ?

Viele Grüße & Vielen Dank im voraus.

[Alte Schule (Gast)]

Versuch es mit AREA constraint im ucf.

[Incanus (Gast)]

Hallo,
es geht ja darum, die Netzliste zu fixieren, sprich für mein Teildesign 
habe ich einmal eine funktionierende Netzliste erstellt und diese 
verwende ich dann einfach wieder. Dadurch soll dem Compiler arbeit 
abgenommen, Fehler vermieden und compilezeit gespart werden.

[Duke Scarring (Gast)]

Incanus schrieb:
> Dadurch soll dem Compiler arbeit
> abgenommen, Fehler vermieden und compilezeit gespart werden.
Du könntest Dir die Arbeit machen und aus fertigen Modulen Netzlisten 
erzeugen. Aber um Place & Route kommt man da trotzdem nicht drumrum.
Zumindest solange man mit Xilinx & ISE arbeitet.

Duke