Hallo, ich habe meine zweite Platine (zweilagige) gelayoutet. Ich würde mich freuen, wenn Ihr euch diese mal anguckt und kritisch beurteilt. Im Anhang findet ihr den Schaltplan in einer PDF. In einer weiteren PDF mit drei Seiten findet ihr Cu Vor und Rückseite sowie eine Seite wo die GND bzw. Ub nicht gefüllt ist. Die Platine hat einen isolierten Teil. Hier ist rot der isolierte GND und grün die isolierte Spannung. Anders ist es im übrigen Teil der Platine. Hier ist rot die Spannung und grün GND. Ich habe auf der Platine verschiedene Dinge einfach mal ausprobiert beispielsweise ein Stück der Platine aussparen usw. Herstellen will ich die Plantine bei elecrow.com an deren Richtlinien habe ich mich weitestgehend gehalten. Ich würde mich über sinnvolle Kritik sehr freuen. Gruß
Hi, EINEN Bus, in den man ALLE Signale quetscht, quer über den Schaltplan zu ziehen, führt dessen Sinn ad absurdum! Ein Bus im Schaltplan zerlegt man in sinnvolle Gruppen (mehrere Busse unterschiedlicher Bezeichnung). Diese Bus-Linien müssen nicht zusammen hängen, Label dran! Das vereinfacht das suchen und FINDEN wesentlich. Bei deinem System hättest Du gleich alle Verbindungen weglassen können und nur Labels benutzt! Da werden sich hier wohl die wenigsten die Mühe machen, Dein RÄTSEL zu lösen! Und warum nur einen Layer gepostet?
Ich nutze im wesentlichen SPI und CAN, der Rest geht auf Pins. Daher finde ich mehrere Bus nicht angebracht. Die PDF "ohne.pdf" hat 3 Seiten, wie oben geschrieben.
Ist U18 nicht etwas übertrieben für nen Satz winziger Status-LEDs? :-) Das müsste der 74HC595 auch direkt treiben können, dann legt man den Vorwiderstand eben so aus, dass da etwa 8mA fliessen wenn denn geplant ist das alle LEDs gleichzeitig an sind. Dabei fällt aber auch auf, dass der Schaltplan nicht zur Platine passt, die LEDs an U18 gehen nicht auf einzelne Widerstände. Die Quarz-Anbindung ist ziemlich misslungen. Der GND Anschluss ist nicht rein zufällig direkt neben den XTAL Pins am Gehäuse, das GND der Kondensatoren sollte da angeschlossen sein und nirgendwo anders. http://www.atmel.com/Images/doc8128.pdf Ich finde ein SMD Quarz würde auch besser in das Design passen als so ein HC-49 Relikt. :-) Ich weiss, es gibt auch noch die hier: http://www.atmel.com/images/atmel-2521-avr-hardware-design-considerations_applicationnote_avr042.pdf Das halte ich aber eher für ein Beispiel, wie man es nicht machen sollte, keine Ahnung warum Atmel das Dokument so vermurkst hat. Hier noch ein paar andere Dokumente zum Quarz-Design: http://www.spansion.com/downloads/mcu-an-300007-E.pdf http://www.infineon.com/dgdl/ap2402005_.pdf?folderId=db3a304412b407950112b40c497b0af6&fileId=db3a304412b407950112b41ab3e52b6e&ack=t http://www.st.com/web/en/resource/technical/document/application_note/CD00221665.pdf Edit: ich muss dem zustimmen, den "Bus" finde ich reichlich überflüssig, der macht nur das Blatt voll. In einem Bus sollten eigentlich auch gleiche Signale liegen, also sowas wie D0...D15, alles durcheinander erhöht die Übersichtlichkeit kein bisschen. Wenn man nur Labels benutzt sucht man zwar auch, aber es sind dann nicht so viele sinnlose Linien bei der Suche im Weg. :-)
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Christian S. schrieb: > Daher finde ich mehrere Bus nicht angebracht. Da wäre überhaupt gar kein Bus angebracht. Denn so ein Bus ist noch viel verwirrender und unübersichtlicher, als wenn nur kurze Signalstummel mit den Signalnamen an den IC-Pins sind. Denn was bringt ein Bus, wenn sowieso jedes Signal in ihn hineingeht (und wer weiß wie oft wieder herauskommt...)? Zum Schaltregler: dein Ladestromkreis muss einen Umweg unter dem sensiblen Regler-IC durch machen. Das geht besser (zu den Strompfaden im Schaltregler siehe http://www.lothar-miller.de/s9y/categories/40-Layout-Schaltregler) Vermutlich ist sogar ein Layoutvorschlag im Datenblatt des Schaltreglers. Oder es gibt eine Appnote...
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> Ich würde mich freuen, wenn Ihr euch diese mal anguckt > und kritisch beurteilt. Einiges wurde schon genannt. Versuch mal die Überkreuzungen besser im Schaltplan zu zeichnen. Da bekommt man ja Augenkrebs. SCH * R+LEDs bei U8 (siehe Anhang, dient zur Veranschaulichung) BRD * Durchkontaktierung direkt auf einem SMD-Pad von U4, U10, ff. -> NoGo, Platz ist noch ausreichend auf deiner PCB vorhanden, um die heraus zu führen * Polygon (grün, Quelle: ohne.pdf, S2) sieht nach schnell mal 'hingeklatscht' aus, schief ist wohl Mode? * Was ist denn mit der Kupferlage (rot, Quelle: ohne.pdf, S3) von L2 (rechts) passiert? Kann man das nicht besser machen? Denke schon.
Christian S. schrieb: > Herstellen will ich die Plantine bei elecrow.com an deren Richtlinien > habe ich mich weitestgehend gehalten. Glaub ich nicht, keine Standardfertigung sieht Via-in-Pad vor, und der Bestücker wird das auch zurückweisen, wenn die Vias nicht verfüllt sind, was diese Feld/Wald/Wiesenplatine völlig unnötig massiv verteuert. Nach weiteren Problemstellen zu suchen lohnt sich unter diesen Umständen garnicht. Georg
Schaltplan: - Level-Translator, Schieberegister und vor allem SD-Karten lieben Blockkondensatoren! - U17 kann wohl weg, oder? - USB Shield ist nicht angeschlossen. - VBUS braucht 1uF und einen Pulldown (10K) - Zu viele Jumper (Fehleranfällig) Layout: - Design rules stimmen nicht. - VIAs in Pads (geht gar nicht! wurde bereits erwähnt, ich schließe mich dem absolut an.) - Vias direkt an Pads (ohne 0.1mm Stopplack dazwischen): auch sehr schlecht. - Vias mit zu wenig Restring = kannst das Board nicht fertigen, oder es kommt mit Fehlern zurück. Die VIA Restrings sehen viel zu klein aus. - GND Splits muss man beherschen. Habe jetzt nicht nachgeguckt, ob es bei dir Sinn macht, und ob es konsequent und richtig umgesetzt wurde. Im Zweifel lieber einen einzigen GND verwenden.
Rudolph R. schrieb: > Wenn man nur Labels benutzt sucht man zwar auch, aber es sind dann nicht > so viele sinnlose Linien bei der Suche im Weg. :-) Da sind einfache Netzlisten ohne die graphischen "Unterstützung" günstiger. Die kann man einfach mit einem Texteditor durchsuchen ;-)
Wolfgang A. schrieb: >> Wenn man nur Labels benutzt sucht man zwar auch, aber es sind dann nicht >> so viele sinnlose Linien bei der Suche im Weg. :-) > > Da sind einfache Netzlisten ohne die graphischen "Unterstützung" > günstiger. Die kann man einfach mit einem Texteditor durchsuchen ;-) Also so gross ist der Schaltplan ja nun auch wieder nicht als das man beim drauf schauen nicht alles finden würde, wenn da nur Netz-Labels dran wären. Und bevor ich zusätzlich eine Text-Datei mit der Netzliste aufmache, lasse ich mir lieber das gerade gesuchte Netz vom Editor besonders anzeigen. Wie z.B. in EAGLE mit "show gnd" oder "show miso"... KiCad kann das sicher auch.
Jaja is ja gut. Sehe das mit dem Bus ein. Hatte zu beginn auch mehrere Busse, aber ich hab öfter die Pins getauscht und dann hab ich einen Bus draus gemacht. Im Grunde wollte ich nur mal den Bus ausprobieren, was ich bisher noch nicht getan habe ;) Danke für eure Hinweise! Rudolph R. schrieb: > Ist U18 nicht etwas übertrieben für nen Satz winziger Status-LEDs? :-) Will den zum einen für die LEDs nutzen, aber auch für extern über die Stiftleiste. Die LEDs sind im wesentlichen nur Spielerei :) Rudolph R. schrieb: > Dabei fällt aber auch auf, dass der Schaltplan nicht zur Platine passt, Du hast vollkommen recht, hab das kurz vorher geändert, da ich bisschen platz sparen wollte. Ein Widerstand passt auch noch gut, wenn beide LEDs an sind. Rudolph R. schrieb: > Die Quarz-Anbindung ist ziemlich misslungen. Stimmt. Danke für die Links. Die PDF von Atmel ist wirklich seltsam. Habs mir aber da nicht abgeguckt ;) Habs geändert, Layout im Anhang. Lothar M. schrieb: > Zum Schaltregler: dein Ladestromkreis muss einen Umweg unter dem > sensiblen Regler-IC durch machen. Das geht besser Ok, werde mir deinen Link mal angucken. Danke! Im Datenblatt ist leider kein Beispiel drin. AppNote hab ich nicht gesucht, mach ich noch... Im Anhang habe ich dies noch nicht geändert, will mir dazu erst einmal bisschen was durchlesen. (u.a. deinen Link und AppNote) Eagle_Layouter schrieb: > Einiges wurde schon genannt. Versuch mal die Überkreuzungen besser im > Schaltplan zu zeichnen. Da bekommt man ja Augenkrebs. Entschuldige, hab das nur schnell schnell mal gemacht weils so besser auf der Platine gepasst hat. Eagle_Layouter schrieb: > * Durchkontaktierung direkt auf einem SMD-Pad von U4, U10, ff. -> NoGo, > Platz ist noch ausreichend auf deiner PCB vorhanden, um die heraus zu > führen Hab ich geändert. Wollte das u. a. auch mal auspobieren. Hätte nicht mir einer so krassen Reaktion von euch (fast allen) gerechnet. :) Gibt nu nur noch eine beim Schaltregler, den mach ich aber eh ganz neu. Eagle_Layouter schrieb: > * Polygon (grün, Quelle: ohne.pdf, S2) sieht nach schnell mal > 'hingeklatscht' aus, schief ist wohl Mode? Schief und hingeklatscht sollte die Funktion doch nicht beeinflussen oder? Werd das erstmal so lassen. Feinarbeiten am schluss. Schieb da ständig dran rum... > * Was ist denn mit der Kupferlage (rot, Quelle: ohne.pdf, S3) von L2 > (rechts) passiert? Kann man das nicht besser machen? Denke schon. Ist denk ich auch nicht so tragisch, da an der stelle sowieso die Betriebsspannung ist udn somit im Endlayout überdeckt ist. Wollte damit eine gute Anbindung erzwingen :) Georg schrieb: > Glaub ich nicht, keine Standardfertigung sieht Via-in-Pad vor, und der > Bestücker wird das auch zurückweisen, wenn die Vias nicht verfüllt sind, > was diese Feld/Wald/Wiesenplatine völlig unnötig massiv verteuert. > > Nach weiteren Problemstellen zu suchen lohnt sich unter diesen Umständen > garnicht. Ich freue mich ja immer wieder über die von euch, die direkt abwertend/beleidigend vorgehen. Trotzdem danke ich dir für den Hinweise mit den Vias im Pad. (Der bereit weiter oben schon gegeben wurde. ;) Joe F. schrieb: > Schaltplan: > > - Level-Translator, Schieberegister und vor allem SD-Karten lieben > Blockkondensatoren! Ohja, das hab ich total vergessen. Super. Vielen Dank. (Hab im Anhang im Schaltplan aber noch nicht auf der Platine - mach ich die Tage. > > - U17 kann wohl weg, oder? Nene, der hat Sinn (s.o.) > > - USB Shield ist nicht angeschlossen. Hierzu habe ich einiges gelesen. Es gibt Leute die USB Shield über 10k gegen GND schalten, andere mit 10k||100n und wieder andere lassen es offen. Kannst du sagen, wie du es machst und warum? Hast du eine AppNote oder dergleichen? > - VBUS braucht 1uF und einen Pulldown (10K) Ich habe von Atmel eine AppNote verwendet, hier stand nichts davon drin. Wo hast du die Info her? Ich werde es mal einzeichen und nachgucken. Würde mich freuen, wenn du dazu was schreibst. > - Zu viele Jumper (Fehleranfällig) Das stimmt wohl. Ist aber ings. ein Board mit dem ich viel ausprobieren will. Daher brauche ich die ganzen Jumper. :) Hab da alles im Blick und mir notiert. Joe F. schrieb: > - Vias mit zu wenig Restring = kannst das Board nicht fertigen, oder es > kommt mit Fehlern zurück. Was ist Restring? Kannst du eine Stelle benennen? Kann damit jetzt nicht viel anfangen. > Die VIA Restrings sehen viel zu klein aus. Die VIAs hab ich bereits herstellen lassen, hatte keine Prob. bisher. > - GND Splits muss man beherschen. Habe jetzt nicht nachgeguckt, ob es > bei dir Sinn macht, und ob es konsequent und richtig umgesetzt wurde. > Im Zweifel lieber einen einzigen GND verwenden. Du meinst den CAN_GND und den restlichen GND? Wenn du mir hier genauer sagen kannst was nicht korrekt sein könnte, würde ich mich freuen. Würde mich über weite Kritik sehr freuen, vor allem von denen, die nicht weiter suchen wollte bis die Vias nicht alle von den Pads sind. :)
Christian S. schrieb: > Kannst du sagen, wie du es machst und warum? Hast du eine AppNote > oder dergleichen? 1M von SHIELD nach GND, parallel dazu 4.7nF/2KV (250V geht zur Not auch) - wird so in verschiedensten Quellen empfohlen, und macht auch am meisten Sinn. Christian S. schrieb: > Was ist Restring? Kannst du eine Stelle benennen? Kann damit jetzt nicht > viel anfangen. Restring ist der Kupferring um das Via, der nach dem Bohren stehenbleibt. Es betrifft alle deine Vias. Wenn ich es aus deinen PDFs richtig rausgemessen habe, sind deine Vias 0.65mm im Duchmesser, mit einer 0.45mm Bohrung. Daraus ergibts sich auf jeder Seite noch (0.64-0.45)/2 = 0.1mm Kupfer. Das ist gerade noch okay für Aussenlagen. Kupfer und Bohrbild haben ja immer einen leichten Versatz, und da sind 0.1mm eine grenzwertige Forderung. Und falls der Fertiger beschliessen sollte, mit 0.5mm zu bohren, wird's schon kritisch. 0.3mm Bohrungen sind für Vias heute absolut üblich. Ich würde den Via Durchmesser bei 0.65mm lassen, aber die Bohrung auf 0.3mm reduzieren. Christian S. schrieb: >> - GND Splits muss man beherschen. Habe jetzt nicht nachgeguckt, ob es >> bei dir Sinn macht, und ob es konsequent und richtig umgesetzt wurde. >> Im Zweifel lieber einen einzigen GND verwenden. > > Du meinst den CAN_GND und den restlichen GND? Wenn du mir hier genauer > sagen kannst was nicht korrekt sein könnte, würde ich mich freuen. Ist glaube ich alles OK. Du hast ja die ICs sauber auf die Grenze gesetzt. Was mir insgesamt nicht so gefällt ist, dass die GND Fläche ziemlich heftig durch die Leitungen unterbrochen ist. Das kannst du am besten sehen, wie der GND Rückfluss ist, wenn du dir die GND Fläche mal highlightest. Evtl. macht es Sinn, ein paar GND-Brücken auf der Oberseite anzubringen.
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Deine Leitungen zum Quarz sind viel zu lang. Um den Quarz herum lieber keine Masse Fläche! Und unterm Quarz sollten auch keine Leitungen verlegt werden.
Christian S. schrieb: > Würde mich über weite Kritik sehr freuen, vor allem von denen, die nicht > weiter suchen wollte bis die Vias nicht alle von den Pads sind. :) Warum setzt Du den ULN nich in SO ein, dann kannst Du das Layout darum deutlich kleiner machen und die Taktanbindung hat auch mehr Platz. rgds
Christian S. schrieb: > Ich freue mich ja immer wieder über die von euch, die direkt > abwertend/beleidigend vorgehen. Christian S. schrieb: > Würde mich über weite Kritik sehr freuen, vor allem von denen, die nicht > weiter suchen wollte bis die Vias nicht alle von den Pads sind. :) Offensichtlich fehlt dir da jedes technische Verständnis: wenn du die Vias-in-Pad eliminierst, sind die Änderungen so umfangreich, dass ein in grossen Teilen anderes Layout entsteht, womit aber andere Fehler ohnehin neu bewertet werden müssen. Da du solche technischen Einwände als Beleidigung betrachtest, beteilige ich mich nicht weiter. Anscheinend ist dir auch überhaupt nicht klar, was Via-in-Pad für die Fertigung bedeutet. Wenn du zuviel Geld hast, kannst du das natürlich ausgeben wofür du willst, auch wenn das in diesem Fall vollkommen sinnlos ist. Georg
Hallo, Joe F. schrieb: > 1M von SHIELD nach GND, parallel dazu 4.7nF/2KV (250V geht zur Not auch) > - wird so in verschiedensten Quellen empfohlen, und macht auch am > meisten Sinn. Gehn wir mal davon aus, dass ich die Platine über USB nur an meinen PC anschließe. Die Aufgabe des Shields ist doch, alles was nicht in die Leitung soll davon weg zu halten (Radiowellen usw.). Dh. es müsste doch reichen, wenn die PC Seite korrekt verbunden ist. Anders sieht es aus, wenn ich die Platinen untereinander verbinden wollen würde. Joe F. schrieb: > 0.3mm Bohrungen sind für Vias heute absolut üblich. Ich würde den Via > Durchmesser bei 0.65mm lassen, aber die Bohrung auf 0.3mm reduzieren. OK, habe ich geändert, macht absolut Sinn. Danke! Es sind übrigens 0,6 und 0,4 und jetzt 0,6 und 0,3mm :) Joe F. schrieb: > Evtl. macht es Sinn, ein paar GND-Brücken auf der Oberseite anzubringen. Das werde ich zum Schluss machen. Bülent C. schrieb: > Deine Leitungen zum Quarz sind viel zu lang. Um den Quarz herum lieber > keine Masse Fläche! Und unterm Quarz sollten auch keine Leitungen > verlegt werden. Hab das mal versucht etwas kürzer hin zu bekommen. Hab etwas wenig Platz. Massefläche und Leitungen habe ich bei Seite geschafft. Danke für deine Hilfe! 6a66 schrieb: > Warum setzt Du den ULN nich in SO ein Da hast du natürlich recht. Hab ich mir auch schon überlegt. Hab aber noch mehrere hier. Wenn ich da mit SMD anfange, kann ich die alten direkt weg werfen ;) Georg schrieb: > Da du solche technischen Einwände als Beleidigung betrachtest, beteilige > ich mich nicht weiter. Mit abwertend/beleidigend meine ich nicht den Hinweise, dass du erst drüber gucken willst, wenn ich die Vias von den Pads setze, sondern das du die Platine als Georg schrieb: > Feld/Wald/Wiesenplatine bezeichnest. Mir ist im übrigen bewusst, dass ich nichts besonders oder gar einzigartiges mache :) Vielleicht guckst du dir ja die aktuelle Platine mal an. Würde mich wirklich freuen. Vias sind nur noch beim Schaltregler im Pad, den werde ich aber noch einmal neu Routen, nachdem ich mir den Link von Lothar Miller und ggf. andere durchgelesen habe. Gruß
Christian S. schrieb: > Joe F. schrieb: >> 1M von SHIELD nach GND, parallel dazu 4.7nF/2KV (250V geht zur Not auch) >> - wird so in verschiedensten Quellen empfohlen, und macht auch am >> meisten Sinn. > > Gehn wir mal davon aus, dass ich die Platine über USB nur an meinen PC > anschließe. Die Aufgabe des Shields ist doch, alles was nicht in die > Leitung soll davon weg zu halten (Radiowellen usw.). Dh. es müsste doch > reichen, wenn die PC Seite korrekt verbunden ist. Anders sieht es aus, > wenn ich die Platinen untereinander verbinden wollen würde. Das ist nicht die richtige Auffassung von dem wozu das Shield da ist. Das Shield soll die hochfrequenten elektromagnetischen Störungen, die dein Gerät erzeugt, vom Äther abhalten. Wenn dein Gerät eingeschaltet ist, und das Kabel mit nur einseitig verbundenem Schirm dranhängt - oder im schlimmesten Fall ganz ohne (nicht im PC eingesteckt) - hast du einen wunderbaren Hochfrequenzstörsender gebaut... http://www.7ms.com/enr/online/2010/02/notebook.shtml
Christian S. schrieb: > sondern das > du die Platine als > > Georg schrieb: >> Feld/Wald/Wiesenplatine > > bezeichnest. Wenn du wirklich glaubst, du bewegst dich in der Klasse von Multilayerplatinen für Handys oder PC-Motherboards - träum weiter. Aber Grössenwahn ist ein schlechter technischer Ratgeber. Deine Qualifikation wird daran sichtbar, dass du die Problematik von Via-in-Pad überhaupt nicht verstehst oder verstehen willst. Für mich ist im übrigen eine 2seitig durchkontaktierte Platine mit 10 ICs die unterste Kategorie an Komplexität, auch wenn du vor Beleidigtsein erstickst. Und diese Platine mit Via-in-Pad zu realisieren ist technischer und wirtschaftlicher Irrsinn. Aber gut, ist nur meine Meinung, du weisst es besser. Georg
Jetzt kommt mal wieder runter. Das hier muss nicht unbedingt ein Layout sein, das später durch eine Fertigungslinie geht. Es gibt hier auch Leute, die das nur als Hobby betreiben. Wenn die Platine von Hand gelötet wird, dann ist ein Via im Pad herzlich egal. Wie man davon auf die Qualifikation schließen kann, bleibt mir schleierhaft. Denn solange es beim Lötkolben bleibt macht es keine Probleme. Wenn die Platine dafür in die 10x10cm passt, spart man immerhin etwas.
Christian S. schrieb: > Herstellen will ich die Plantine bei elecrow.com an deren Richtlinien > habe ich mich weitestgehend gehalten. Wenn das dieses Beitrag "suche jemand, der mir Platinen in China bestellt" Projekt sein sollte, wird die neue Freundschaft wohl nicht lange halten.
>an deren Richtlinien habe ich mich weitestgehend gehalten. etwas mager. Die Richtlinien des Herstellers muss man voll einhalten LED leuchten auch mit nur 1mA schon sehr gut sichtbar. Du willst ja nicht das Gehaeuse von Innen beleuchten. Ein paar vias mehr waeren drin
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Georg schrieb: > Für mich ist im übrigen eine 2seitig durchkontaktierte Platine mit 10 > ICs die unterste Kategorie an Komplexität DU BIST DER BESTE!!!
Joe F. schrieb: > Das ist nicht die richtige Auffassung von dem wozu das Shield da ist. > Das Shield soll die hochfrequenten elektromagnetischen Störungen, die > dein Gerät erzeugt, vom Äther abhalten. > > Wenn dein Gerät eingeschaltet ist, und das Kabel mit nur einseitig > verbundenem Schirm dranhängt - oder im schlimmesten Fall ganz ohne > (nicht im PC eingesteckt) - hast du einen wunderbaren > Hochfrequenzstörsender gebaut... > > http://www.7ms.com/enr/online/2010/02/notebook.shtml OK, danke für den Link. Ich habe etwas Probleme die beiden TH Bauteile unter zu bringen. Oder hast du einen Vorschlag, um das ganze als SMD zu verbauen? Jetzt N. schrieb: >>an deren Richtlinien habe ich mich weitestgehend gehalten. > > etwas mager. Die Richtlinien des Herstellers muss man voll einhalten Um solche Fehler zu vermeiden, frage ich ja hier nach... > LED leuchten auch mit nur 1mA schon sehr gut sichtbar. Du willst ja > nicht das Gehaeuse von Innen beleuchten. Vollkommen richtig. Werd mal schaun wie ich die Widerstände wähle. Das kann ich ja ggf. später anpassen. > Ein paar vias mehr waeren drin Ironie? Georg schrieb: > Und diese Platine mit Via-in-Pad zu realisieren > ist technischer und wirtschaftlicher Irrsinn. Aber gut, ist nur meine > Meinung, du weisst es besser. Ist angekommen, danke! Nun aber mal zur Bewertung/Prüfen der Platine. Die Vias sind ja raus. Kritisiere bitte alles, was dir auffällt und du anders machen würdest. Ich würde mich wirklich drüber freuen.
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Christian S. schrieb: > OK, danke für den Link. Ich habe etwas Probleme die beiden TH Bauteile > unter zu bringen. Oder hast du einen Vorschlag, um das ganze als SMD zu > verbauen? 1M in SMD ist ja kein Problem. Bei den 4.7n greifen viele auf 250V zurück, da 2KV echt teuer sind. Der geht dann zwar bei harten ESD Pulsen eventuell hops, aber so ist es dann halt. https://www.digikey.de/product-search/de/capacitors/ceramic-capacitors/131083?k=4700p%20250v
Hallo, habe nun den Schaltregler mit Komponenten neu gesetzt. Würde mich freuen, wenn sich das jemand anguckt. C. W. schrieb: > Levelshifter für SD-Karte evtl. verdreht? Denke der müsste passen. Theoretisch kann man da auch nicht viel, abgesehen von der jeweiligen Spannung, verdrehen, da er bidirektional ist. @Georg: Keine Lust mal drüber zu gucken ohne Vias im Pad? Schöne Grüße
Christian S. schrieb: > @Georg: Keine Lust mal drüber zu gucken ohne Vias im Pad? J2, J3: wieso sind auf dem Layout Pin 1 und 2 mit GND verbunden, im Stromlaufplan aber mit CAN_L und CAN_H? Sowas treibt einen Servicetechnicker bei der Fehlersuche in den Wahnsinn. Übrigens: wenn ein Service-Aufdruck geplant ist, kostet ja nicht so viel, kann man J2 und J3 nach dem Zuschneiden nicht mehr lesen. Das treibt... Die Gehäuse von J2 und J3 sind mit nichts verbunden, soll das so sein? Nachtrag: da ist sowieso was falsch, siehe J3 Pin 2, das macht keinen Sinn (absichtliche Provokation der Deutschtümler hier, bitte um zahlreiche Hass-Posts). Dicke GND-Leitungen: ich würde Vias mit grösseren Bohrungen nehmen, ca. 1/2 .. 2/3 der Leiterbahnbreite, damit das im ausgewogenen Verhältnis steht. Z.B. zu U8 Pin 9. AUG15: was machst du, wenn du 2 LP in einem Monat entwirfst (das geht tatsächlich!)? Eine LP sollte einen Namen nach der Funktion haben und/oder eine Nummer, dazu eine Version. Bei mir heisst das z.B. CPU333B, wobei B die Version ist. Das sollte zusammen mit einem Firmenlogo, bei mir mindestens RK, auf allen elektrischen Lagen stehen, nach dem Grundsatz dass jedes Bild oder jeder Film ohne weiteres identifizierbar ist (auch Innenlagen eines ML). Auf Bottom sollte man die Texte spiegeln. Platz findet sich fast immer. Quarz: ist ungünstig weit weg vom IC, da könnte man über einen kleineren Quarz nachdenken. Ohne Anspruch auf Vollständigkeit. Georg
Georg schrieb: > J2, J3: wieso sind auf dem Layout Pin 1 und 2 mit GND verbunden, im > Stromlaufplan aber mit CAN_L und CAN_H? Das habe ich im Schaltplan geändert. Sieh den letzten Plan vom 18.8. Georg schrieb: > kostet ja nicht so viel, kann man J2 > und J3 nach dem Zuschneiden nicht mehr lesen. Stimmt. Danke. Georg schrieb: > Die Gehäuse von J2 und J3 sind mit nichts verbunden, soll das so sein? Ja, es gibt kein Gehäuse. Habe welche ohne Shield. Georg schrieb: > Nachtrag: da ist sowieso was falsch, siehe J3 Pin 2, das macht keinen > Sinn (absichtliche Provokation der Deutschtümler hier, bitte um > zahlreiche Hass-Posts). Hass-Posts wofür genau? Warum sollte Pin2 falsch sein? Ich nutze zwei Adern für GND... Georg schrieb: > Dicke GND-Leitungen: ich würde Vias mit grösseren Bohrungen nehmen, ca. > 1/2 .. 2/3 der Leiterbahnbreite, damit das im ausgewogenen Verhältnis > steht. Z.B. zu U8 Pin 9. Danke für den Tipp. Werde ich machen. Sagen wir mal für eine 2mm Leitung: Außenring 2mm Innenring wie viel? Was nimmt man da im Verhältnis? Überall einfach 0,3mm? Würde ja eigentlich Sinn machen, mehr ist ja nicht schlechter sondern eher besser... Georg schrieb: > AUG15: was machst du, wenn du 2 LP in einem Monat entwirfst (das geht > tatsächlich!)? Ich denke das sollte jeder selbst Entscheiden :) Der Sinn dahinter ist klar, aber wenn man 2 - 3 Platinen im Jahr erstellen lässt, dann reicht auch sowas :) Georg schrieb: > Quarz: ist ungünstig weit weg vom IC, da könnte man über einen kleineren > Quarz nachdenken. Nen kleineren Quarz hat mir auch schon Rudolph R. empfohlen. Ich würde aber gern diesen nutzen, da ich noch einige hab :) Näher komm ich auch nicht ran, brauch etwas Platz für VCC. Im Übrigen ist die Leitung bis zum MCU vielleicht 2cm lang, also auch nicht sooo weit. Danke für deine Tipps Georg Schöne Grüße
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Christian S. schrieb: > Das habe ich im Schaltplan geändert. Sieh den letzten Plan vom 18.8. Ok, dann hat sich das mit Pin 2 auch erledigt. Christian S. schrieb: > Sagen wir mal für eine 2mm Leitung: > Außenring 2mm > Innenring wie viel? Was nimmt man da im Verhältnis? Überall einfach > 0,3mm? Anders gerechnet: im Loch ist die Cu-Dicke oft nur halb so gross wie auf den Aussenlayern, daher sollte der Loch-Umfang auch 2mal so gross sein wie die Leiterbahnbreite, ergibt 4 mm Umfang bzw. 1,3 mm Bohrung, dann ist die Cu-Querschnittsfläche im Loch so gross wie bei der Leiterbahn. Unter 1 mm sollte man also nicht gehen. Da das Via in der Leiterbahn liegt, sind die anderen Masse relativ egal, aber viel grösser als die 2mm sollte das Via nicht sein, das wäre Platzverschwendung. Was unter 2mm liegt, ändert am Layout nichts (naja, kommt auch auf die Layout-Software an). Was verstehst du überhaupt unter Innenring? Das gibt es bei einem Via nicht. Schlimmstenfalls ist das Via-Pad getrennt von der DK-Hülse, was für die Funktion eher hinderlich ist. Bestimmend ist die Bohrung, das Pad für das Via sollte gefüllt sein. Der Hersteller muss das sowieso machen, sonst bekommt er beim Belichten lauter kleine belichtete runde Lackstücke, die frei im Entwickler schwimmen - eine Katastrophe. Das gilt übrigens auch für die Bauteilpads, alle Pads müssen auf dem Film zur Belichtung der Lagen komplett gefüllt sein. In den Unterlagen für einen externen Fertiger gibt es keine ringförmigen Pads, oder er muss das nacharbeiten. Georg
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