for i in 1,3,6,8 generate

[Marfel (Gast)]

Hallo zusammen,

ich möchte gerne eine for generate Loop bauen, in der ich bestimmte 
Componenten zusammenknote.
Ich möchte jedoch nicht einen Index I von 0 bis ... verwenden, sondern 
nur bestimmte Werte, z.B. 1,3,6,8.

Ist dies in VHDL irgendwie möglich? Bisher war meine meine Websuche 
diesbezüglich leider erfolglos.

Viele Grüße

Marfel

[Christian R. (supachris)]

Klingt nach LTC2175 oder LTM9011. Hab ich damals aber auch nicht 
gefunden als ich die Receiver für die ADCs geschrieben habe. Das scheint 
es nicht so direkt zu geben.

[Fpgakuechle K. (Gast)]

Marfel schrieb:

> ich möchte gerne eine for generate Loop bauen, in der ich bestimmte
> Componenten zusammenknote.
> Ich möchte jedoch nicht einen Index I von 0 bis ... verwenden, sondern
> nur bestimmte Werte, z.B. 1,3,6,8.
>
> Ist dies in VHDL irgendwie möglich?

Schleife über einen Aufzählungstyp resp array über range ist möglich, 
also

label_gen: for i in index_enum generate
//..
end generate;

Ist jetz nur die Frage wie man den Index bspw als enumeration definiert.
http://vhdl.renerta.com/mobile/source/vhd00026.htm

Der klassische Fall sind die Zustände einer FSM

type enum_state is (OANS,ZWOA,DREIER);

Denen kannst du jetzt eine Zahl im Enumeration encoding zuweisen:
Example 2: http://fpgacenter.com/vhdl_dic/enumar.php

Damit sollte es gehen. Ob man integer in ein Aufzählungstyp packen kann, 
also:

type enum_by_numbers is (1,3,6,8);

musst du selbst ausprobieren. Was geht ist auch ein range als index, 
alse

subtype index_range is integer range 8 downto 0;

aber da stecken dann auch Zahlen drin du du nicht dabei wolltest.

MfG,

[Alejandro P. (alejandro_p79)]

Kannst du nicht die Werte in einem Vector spechern und die nutzen ?
(Ich kenne nur Verilog) Oder eine Funktion nutzen die die Werte 
berechnet ? or ein python Skript das dir generierte code raus spuckt ?

Edit: Ops, ich sehe daß Fpgaküchle hat schon Änliche Lösungen...

[Matthias M. (Gast)]

Im Loop kannst du if generate verwenden.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Marfel schrieb:
> Ist dies in VHDL irgendwie möglich?
Solange das nur ein paar einzelne Werte sind, würde ich es pragmatisch 
mit geschachtelten generate-Anweisungen angehen:

   GENERATE_LOOP: for I in 0 to 8 generate
      GENERATE_CONDITION: if (i=1 or i=3 or i=6 or i=8) generate
        REGX : REG port map (...)
      end generate GENERATE_CONDITION;
   end generate GENERATE_LOOP;

EDIT: Pech, Zweiter...  ;-)

[user (Gast)]

wie wäre es damit

type int_array is array(integer range <>) of integer;

constant arr : int_array(0 to 3) := (1,3,6,8);

gen_loop: for i in arr'range generate
   report arr(i);
end generate;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

user schrieb:
> wie wäre es damit
Das hatte ich auch im Sinn, der signifikante Nachteil dabei ist, dass 
die Werte, für die der Generate durchgeführt wird, abseits des 
eigentlichen Generate stehen und so m.E. die Übersicht leidet.

[Marfel (Gast)]

Hallo zusammen,

vielen Dank für die Antworten!
Im aktuellen Projekt haben wir eine zentrale Konfigurationsstelle, 
sodass die Lösung von user konzeptionell ganz gut reinpassen würde.

Ein Nachteil der geschachtelten generate loop ist, dass ich beim 
Simulieren eine zusätzliche Ebene in den Signalnamen erhalte. Dies würde 
ich zumindest erwarten, ohne es bisher getestet zu haben.

Marfel