Verhalten mikroskopisch ok, makroskopisch komisch

[Gerald M. (gerald_m17)]

Hallo,

ich würde gerne einen Delta-Sigma DAC mit meinem FPGA "bauen".
Hierzu habe ich zunächst die einfache Version programmiert (im Code 
auskommentiert), bei dem einfach der Wert immer aufaddiert wird, und bei 
einem overflow der Port eine '1' ausgibt, ansonsten eine '0'.
Da ich dann niederfrequente (im Bereich von 10kHz) Rechtecke im 
gefilterten Signal hatte.
Also habe ich im Internet den Code für einen DAC zweiter Ordnung 
gefunden und eingebunden (und leicht verändert, damit ich einen 
clock-enable habe).
Das sah schon viel besser aus, doch erhalte ich immer Störungen auf dem 
Signal.
Für das Signal erzeuge ich ein Dreieck. Je nach Geschwindigkeit des 
clock-enables des DAC, erhalte ich öfter oder seltener rauschen.
Das Modulierte Signal sieht im Simulator und auf dem Oszi gut aus, das 
gefilterte (10kOhm und 0.2µF = 80Hz) Signal hat regelmäßig Störungen.
Erkennt jemand woran es liegen kann?

Danke schon einmal

Mein Code:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity DAC_Test is

Port ( clock_50 : in  STD_LOGIC; 
       EX_IO  : out STD_LOGIC_vector(6 downto 0));
end DAC_Test;

architecture Behavioral of DAC_Test is


Signal accumulator : signed(24 downto 0);
signal counter_inc, counter_dac : integer;
signal inc_en, dac_en : std_logic;
signal up : std_logic := '0';
signal wert : signed(23 downto 0) := to_signed(0,24);
constant Wert_lower_limit : signed(23 downto 0) := to_signed(-83836,24);
constant Wert_upper_limit : signed(23 downto 0) := to_signed(83836,24);
constant inc_div : integer:=16;
constant dac_div : integer:=32;


 
component dac_dsm2
   generic (
     nbits : integer );
   port (
     din   : in  signed((nbits-1) downto 0);
     dout  : out std_logic;
     clk   : in  std_logic;
     clk_en   : in  std_logic;
     n_rst : in  std_logic);
 end component;



begin

dac1_2nd_order : dac_dsm2 generic map (nbits => 24) port map (wert, EX_IO(0), clock_50, dac_en, '1');

--dac_1st_order : process (clock_50)  --This is the DAC
--begin
--if rising_edge(clock_50) then
--  if dac_en = '1' then
--    accumulator <= ('0' & accumulator(23 downto 0)) + ('0' & wert); 
--  end if;
--end if;
--end process;



increment : process (clock_50)  --count up and down
begin
if rising_edge(clock_50) then
  if inc_en='1' then
    if up='1' then
      wert<= wert + 2;
      if wert+2 >= wert_upper_limit then
      up <= '0';
      end if;
    else 
      wert<= wert - 2;
      if wert-2 <= wert_lower_limit then
      up <= '1';
      end if;
    end if;
  end if;
end if;
end process;


count_inc : process (clock_50)  --speed control counter of triangular wave
begin
if rising_edge(clock_50) then
  if counter_inc = inc_div-1 then
    inc_en <= '1';
    counter_inc <= 0;
  else
    inc_en <= '0';
    counter_inc <= counter_inc +1;    
  end if;
end if;
end process;


count_dac : process (clock_50)  --speed control counter of dac
begin
if rising_edge(clock_50) then
  if counter_dac = dac_div-1 then
    dac_en <= '1';
    counter_dac <= 0;
  else
    dac_en <= '0';
    counter_dac <= counter_dac +1;    
  end if;
end if;
end process;


end architecture Behavioral;

Der zweite Ordnung Sigma-Delta-DAC:

-------------------------------------------------------------------------------
-- Title      : DAC_DSM2 - sigma-delta DAC converter with double loop
-- Project    : 
-------------------------------------------------------------------------------
-- File       : dac_dsm2.vhd
-- Author     : Wojciech M. Zabolotny ( wzab[at]ise.pw.edu.pl )
-- Company    : 
-- Created    : 2009-04-28
-- Last update: 2009-04-29
-- Platform   : 
-- Standard   : VHDL'93c
-------------------------------------------------------------------------------
-- Description: Implementation without variables
-------------------------------------------------------------------------------
-- Copyright (c) 2009 - THIS IS PUBLIC DOMAIN CODE!!!
-------------------------------------------------------------------------------
-- Revisions  :
-- Date        Version  Author  Description
-- 2009-04-28  1.0      wzab    Created
-------------------------------------------------------------------------------

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity dac_dsm2 is
  
  generic (
    nbits : integer := 24);

  port (
    din    : in  signed((nbits-1) downto 0);
    dout   : out std_logic;
    clk    : in  std_logic;
   clk_en : in std_logic;
    n_rst  : in  std_logic);

end dac_dsm2;

architecture beh1 of dac_dsm2 is

  signal del1, del2, d_q : signed(nbits+2 downto 0) := (others => '0');
  constant c1            : signed(nbits+2 downto 0) := to_signed(1, nbits+3);
  constant c_1           : signed(nbits+2 downto 0) := to_signed(-1, nbits+3);
begin  -- beh1

  process (clk, n_rst)
  begin  -- process
    if n_rst = '0' then                 -- asynchronous reset (active low)
      del1 <= (others => '0');
      del2 <= (others => '0');
      dout <= '0';
    elsif clk'event and clk = '1' then  -- rising clock edge
    if clk_en= '1' then
      del1 <= din - d_q + del1;
      del2 <= din - d_q + del1 - d_q + del2;
      if din - d_q + del1 - d_q + del2 > 0 then
        d_q  <= shift_left(c1, nbits);
        dout <= '1';
      else
        d_q  <= shift_left(c_1, nbits);
        dout <= '0';
      end if;
    end if;
    end if;
  end process;
  

end beh1;

[Gästchen (Gast)]

Bin jetzt kein FPGA-Fuzzi, aber das sieht mir doch stark nach Messfehler 
aus. Insbesondere nach schlechter Masseverbindung und "Autoset-Infarkt".

Beachte doch mal den Maßstab. Du hast 20mVpp Signal am Ausgang des DAC. 
Bist du sicher, dass das das ist, was du ausgeben willst?

Fahr deinen DAC doch mal etwas aus, d.h. den Sinus/Dreieck auf 1Vpp oder 
mehr. Das was du da hast sind 20mVpp, da kann man nur raten, was das für 
eine Signalform hätte werden sollen.

Die "Haare" auf deinem Signal kommen vermutlich von irgendeinem 
Schaltregler. Der muss nicht mal auf deiner Platine sein. 20mV hat man 
gleich mal drin. Drum 1Vpp - da stören die 20mV kaum noch.

Du musst die Masse auch direk da abnehmen, wo das Signal drauf ist, dann 
wird es etwas besser.

[J. S. (engineer)]

Wenn da ein 80Hz Filter hängt, kann es nicht so aussehen, meine ich.

Für mich sieht das verdächtig danach aus, daß dort irgendwelche Signale 
nicht sauber rausgetaktet werden und spike rausgehen. Gfs wird auch der 
Loopd nicht richtig eingetaktet oder es ist ein overflow.

[Bitwurschtler (Gast)]

Jürgen S. schrieb:
> Wenn da ein 80Hz Filter hängt, kann es nicht so aussehen, meine ich.

Warum Nicht? Wenn da "Dreck" auf der Masse wg Schaltregler ist, dann 
schaut das genauso aus, da nutz kein 80Hz Filter an den FPGA-Ausgängen.

Miss mal mit kurzer Taskopfmasse.

[Gerald M. (gerald_m17)]

Noch kurz zur Auflösung.
Mir ist aufgefallen, dass als ich herangezoomt habe, das rauschen 
deutlich abgenommen hat. Nach kurzen Oszi-Check habe ich gesehen, dass 
die Bandbreite auf 20MHz begrenzt wurde.
Danach habe ich die Ausgabe nur mit 1MHz gemacht, und ich hatte 
immernoch diese Schwingungen drauf, die bei einer 20 MHz-Begrenzung 
deutlich besser wurden.
Das Ende vom Lied war, dass die Masse des FPGAs mit 50MHz quasi 
verseucht ist und durch den Steckbrettaufbau alles eingefangen wurde. 
Beim direkten auflöten des Filters auf die Pins war es noch einmal 
besser.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Gerald M. schrieb:
> Das Ende vom Lied war, dass die Masse des FPGAs mit 50MHz quasi
> verseucht ist
Das ist immer so.
Es gibt nicht "die eine Masse", sondern jedes Ende der Platine sieht 
seine "eigene" Masse. Und ein an eine FPGA-Platine angeschlossenes 
Steckbrett hat nochmal eine ganz "andere" Masse...

Stichworte dazu u.A.: Ground Bouncing und SSO (Simultaneously Switching 
Outputs)

[J. S. (engineer)]

Nun ja, im Prinzip ist die Messung damit ja richtig, denn sie zeigt, was 
aus den FPGA-Pins rauskommt. Allerdings sind die Spitzen ja im Pegel 
auch recht gering.