Eine entity mehrere components?

[Guenther (Gast)]

Hallo,

ich fange derzeit mit VHDL an und versuche mich gerade etwas in 
components und configurations einzuarbeiten.

In einer vhd-Datei habe ich mir folgende entity erstellt:

entity MyLogic is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end MyLogic;

Hierzu habe ich nun mehrere architectures, die wiederum ein AND-, NAND- 
und OR-Gate abbilden.
In meiner toplevel-Datei wollte ich nun mehrere Komponenten erzeugen und 
diese miteinander verknüpfen um folgende Funktion abzubilden ((A and !B) 
or (!A and B)). Ja, das könnte man auch einfach direkt in eine 
architecture schreiben aber ich wollte das Prinzip dahinter mit einem 
einfachen Beispiel verstehen. In der toplevel-Datei steht dann 
folgendes:

entity topLogic is
    Port ( A : in STD_LOGIC;
           B : in STD_LOGIC;
           Q : out STD_LOGIC);
end topLogic;

architecture Behavioral of topLogic is
signal INT_A : STD_LOGIC;
signal INT_B : STD_LOGIC;
signal SA1, SA2 : STD_LOGIC;

component AND1 is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end component;

component AND2 is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end component;

component OR1 is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end component;

begin

SA1 <= A;
SA2 <= B;

L_AND1: AND1 
        port map ( A_i => INT_A,
                   B_i => INT_B,
                   Q_o => SA1);

L_AND2: AND2 
        port map ( A_i => INT_A,
                   B_i => INT_B,
                   Q_o => SA2);                   

L_OR1: OR1 
        port map ( A_i => SA1,
                   B_i => SA2,
                   Q_o => Q);                   
end Behavioral;

configuration CFG1 of topLogic is
    for Behavioral
        for L_AND1: AND1 use entity WORK.MyLogic(LOGIC_AND);
        end for;
        
        for L_AND2: AND2 use entity WORK.MyLogic(LOGIC_AND);
        end for;
        
        for L_OR1: OR1 use entity WORK.MyLogic(LOGIC_OR);
        end for;
        
    end for;
end CFG1;

Als Fehlermeldung bekomme ich nun allerdings "no Port A_i on instance" 
bei den port maps (die selbe Fehlermeldung auch für die restlichen 
Ports). Vermutlich weil er nicht weiß, auf welche entity ich mich 
beziehen möchte. Sonst hatte ich immer nur eine component und habe diese 
wie die entity bezeichnet.

Könnt ihr mir bitte einen Hinweis geben, was ich falsch mache?

Viele Grüße

[Duke Scarring (Gast)]

Guenther schrieb:
> entity MyLogic is
>     Port ( A_i : in STD_LOGIC;
>            B_i : in STD_LOGIC;
>            Q_o : out STD_LOGIC);
> end MyLogic;
Ich vermute mal Deine entity muß mehrfach vorhanden sein und 
entsprechend AND1, AND2 und OR1 heißen.

> SA1 <= A;
> SA2 <= B;
Da sollte vermutlich sowas stehen:

INT_A <= A;
INT_B <= B;

Die Zuweisung kann man auch weglassen und direkt die Eingänge verwenden.
Sinnvoll ist das bei Ausgängen, die auch gelesen werden sollen.

Noch ein Tipp: Wenn Du das mit der Instanzierung verstanden hast, 
verwendest Du bitte die eingebauten Funktionen für sowas:

entity topLogic is
    Port ( A : in STD_LOGIC;
           B : in STD_LOGIC;
           Q : out STD_LOGIC);
end topLogic;

architecture Behavioral of topLogic is
  signal SA1, SA2 : STD_LOGIC;
begin
  SA1 <= A and B;
  SA2 <= A and B;
  Q   <= SA1 OR SA2;
end architecture Behavioral;

Duke

[Guenther (Gast)]

Duke Scarring schrieb:
>> SA1 <= A;
>> SA2 <= B;
> Da sollte vermutlich sowas stehen:INT_A <= A;
> INT_B <= B;

Stimmt, dass war ein Fehler. Wie du es korrigiert hast stimmt es nun. 
Wenn ich kein Signal verwende, bekomme ich allerdings Warnings, dass ein 
Eingangsport mehreren Eingängen zugewiesen wurde.

Duke Scarring schrieb:
>Noch ein Tipp: Wenn Du das mit der Instanzierung verstanden hast,
>verwendest Du bitte die eingebauten Funktionen für sowas:

Das meinte ich ja, dass man diese Funktion auch direkt implementieren 
kann. :) Wie gesagt ist lediglich für das Verständnis derzeit.

Duke Scarring schrieb:
>Ich vermute mal Deine entity muß mehrfach vorhanden sein und
>entsprechend AND1, AND2 und OR1 heißen.

Dann verstehe ich aber nicht ganz, wozu eine entity mehrere 
architectures haben kann? Ich dachte, das wäre für genau so einen Fall?

Das ganze funktioniert, wenn ich eine entity-Instanziierung nutze; hier 
kann ich auch bei jeder Markierung die zu nutzende archtitecture 
angeben. Nur habe ich auf diesem Weg keinen Zugriff auf etwaige 
generics.
Funktioniert das dann so einfach nicht?


Viele Grüße

[Duke Scarring (Gast)]

Guenther schrieb:
> Dann verstehe ich aber nicht ganz, wozu eine entity mehrere
> architectures haben kann? Ich dachte, das wäre für genau so einen Fall?
Nein. Das ist ein akademisches VHDL-Feature.
In der FPGA-Praxis haben eigentlich alle Entites nur eine Architecture.
Das liegt m.E. auch daran, das die Configuration von der 
Tool-Herstellern nur eingeschrängt unterstützt werden (zumindest bei 
Xilinx-ISE, wie es bei anderen aussieht, weiß ich nicht).

Aber ich glaube ich habe Dich auch etwas missverstanden.
Du wolltest vermutlich sowas machen:

library ieee;
use ieee.std_logic_1164.all;

entity MyLogic is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end MyLogic;

architecture LOGIC_AND of MyLogic is
begin
    Q_o <= A_i and B_i;
end architecture LOGIC_AND;


architecture LOGIC_OR of MyLogic is
begin
    Q_o <= A_i or B_i;
end architecture LOGIC_OR;


----------------------------------------
-- hier besser eine neue Datei...

library ieee;
use ieee.std_logic_1164.all;

entity topLogic is
    Port ( A : in STD_LOGIC;
           B : in STD_LOGIC;
           Q : out STD_LOGIC);
end topLogic;

architecture Behavioral of topLogic is
signal INT_A : STD_LOGIC;
signal INT_B : STD_LOGIC;
signal SA1, SA2 : STD_LOGIC;

component AND1 is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end component;

component AND2 is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end component;

component OR1 is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end component;

begin

INT_A <= A;
INT_B <= B;

L_AND1: AND1 
        port map ( A_i => INT_A,
                   B_i => INT_B,
                   Q_o => SA1);

L_AND2: AND2 
        port map ( A_i => INT_A,
                   B_i => INT_B,
                   Q_o => SA2);                   

L_OR1: OR1 
        port map ( A_i => SA1,
                   B_i => SA2,
                   Q_o => Q);                   
end Behavioral;

configuration CFG1 of topLogic is
    for Behavioral
        for L_AND1: AND1 use entity WORK.MyLogic(LOGIC_AND);
        end for;
        
        for L_AND2: AND2 use entity WORK.MyLogic(LOGIC_AND);
        end for;
        
        for L_OR1: OR1 use entity WORK.MyLogic(LOGIC_OR);
        end for;
        
    end for;
end CFG1;

Das frisst zumindest erstmal der Compiler:

$ vcom configuration.vhd
Start time: 10:03:05 on May 13,2016
vcom configuration.vhd
Model Technology ModelSim SE-64 vcom 10.3d Compiler 2014.10 Oct  7 2014
-- Loading package STANDARD
-- Loading package TEXTIO
-- Loading package std_logic_1164
-- Compiling entity MyLogic
-- Compiling architecture LOGIC_AND of MyLogic
-- Compiling architecture LOGIC_OR of MyLogic
-- Loading entity MyLogic
-- Compiling entity topLogic
-- Compiling architecture Behavioral of topLogic
-- Compiling configuration CFG1
-- Loading entity topLogic
-- Loading architecture Behavioral of topLogic
-- Loading entity MyLogic
End time: 10:03:05 on May 13,2016, Elapsed time: 0:00:00
Errors: 0, Warnings: 0

Duke

[Guenther (Gast)]

Duke Scarring schrieb:
> In der FPGA-Praxis haben eigentlich alle Entites nur eine Architecture.

Ah ok, das merke ich mir. Dann lieber ein neues file mit eigenen 
entities für die jeweiligen archtitectures.

hier habe ich übrigens für mich eine sehr brauchbare Erklärung gefunden, 
für diejenigen, die hier mal drüber stolpern:

https://www.ida.liu.se/~TDTS01/lectures/13/lect5.frm.pdf

Das ganze müsste dann folgendermaßen aussehen:

----------------------------------------------------------------------------------
-- Company: 
-- Engineer: 
-- 
-- Create Date: 13.05.2016 08:37:10
-- Design Name: 
-- Module Name: topLogic - Behavioral
-- Project Name: 
-- Target Devices: 
-- Tool Versions: 
-- Description: 
-- 
-- Dependencies: 
-- 
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
-- 
----------------------------------------------------------------------------------


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use work.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx leaf cells in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity topLogic is
    Port ( A : in STD_LOGIC;
           B : in STD_LOGIC;
           Q : out STD_LOGIC);
end topLogic;

architecture Behavioral of topLogic is
signal INT_A : STD_LOGIC;
signal INT_B : STD_LOGIC;
signal SA1, SA2 : STD_LOGIC;

component MyLogic is
    Port ( A_i : in STD_LOGIC;
           B_i : in STD_LOGIC;
           Q_o : out STD_LOGIC);
end component;

begin

INT_A <= A;
INT_B <= B;

AND1: MyLogic 
        port map ( A_i => INT_A,
                   B_i => INT_B,
                   Q_o => SA1);

AND2: MyLogic 
        port map ( A_i => INT_A,
                   B_i => INT_B,
                   Q_o => SA2);                   

OR1: MyLogic 
        port map ( A_i => SA1,
                   B_i => SA2,
                   Q_o => Q);                   
end Behavioral;

configuration CFG1 of topLogic is
    for Behavioral
        for AND1, AND2: MyLogic use entity WORK.MyLogic(LOGIC_AND);
        end for;
        
        for OR1: MyLogic use entity WORK.MyLogic(LOGIC_OR);
        end for;
        
    end for;
end CFG1;

Für die reale Umsetzung macht man es natürlich so, wie Duke oben es 
beschrieben hat. :)

[Guenther (Gast)]

Synthetisierbar scheint es allerdings nicht zu sein oder Vivado 
unterstützt Configurations auch nicht vollständig. Aber in der 
Simulation funktioniert es und das Verständnis ist da.